| 主权项 |
1.一种记忆体至少包含:复数个字元线,用以接收一存取讯号;一对位元线;一对负载电路,用以连接到该对位元线,藉以连接到一电压源;以及一列记忆胞,其中耦合到该列记忆胞的该对位元线上的电压,在存取讯号抵达耦合到普通位元线的普通记忆胞时,随着该普通位元线上的电压变化,该普通位元线被电性耦合到电压原,该列记忆胞中的每一个记忆胞至少包含两对耦合电晶体,其具有连接到字元线的控制端及以反向并联互相连接的反相器,每一个耦合电晶体系依据该存取讯号,而建立该对位元线的其中一个位元线及该对反相器中的其中一个反相器之间的通路,以使得该对反相器设定成二位元状态中的其中一种状态,该对反相器中的其中一个反相器之闸极系被耦合至该电压源,而该对反相器中的另一个反相器之闸极系被耦合至一源极电压准位,该对反相器中的其中一个反相器之第一控制端系被电性耦合至该对反相器中的另一个反相器之第二控制端。2.如申请专利范围第1项之记忆体,其中上述之记忆体是一双埠(dual-port)静态随机存取记忆体(Static Random Access Memory:SRAM)。3.如申请专利范围第1项之记忆体,其中该对负载电路至少包含第一场效电晶体(Field EffectTransistor:FET),该第一场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,并且该负载电路对负载电路至少包含第二场效电晶体,该第二场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径。4.如申请专利范围第1项之记忆体,其中该列记忆胞更包含:第一群记忆胞,系用于提供电流,该第一群记忆胞系作为该列记忆胞中的驱动器,该第一群记忆胞中的每一个具有第一反相器,该第一反相器被设定为该二位元状态中的第一状态,该第一群记忆胞中的每一个具有第一字元线,该第一群记忆胞中的每一个所具有之该第一字元线被电性耦合,以接收该存取讯号;以及第二群记忆胞,系用于接收该电流,该第二群记忆胞系作为该列记忆胞中的负载,该第二群记忆胞中的每一个具有第二反相器,该第二反相器被设定为该二位元状态中的第二状态,每一个该第二反相器系被电性耦合到该对位元线中的该第一位元线,该第二群记忆胞中的每一个具有第二字元线,该第二群记忆胞的该第二字元线被电性耦合到该源极电压准位。5.一种记忆体至少包含:复数个字元线,用以接收一存取讯号;两对位元线;两对负载电路,用以连接到该两对位元线,藉以连接到一电压源;以及一列记忆胞,其中耦合到该列记忆胞的该两对位元线上的电压,在存取讯号抵达耦合到普通位元线的普通记忆胞时,随着该普通位元线上的电压变化,该普通位元线被电性耦合到电压源,该列记忆胞中的每一个记忆胞至少包含两对耦合电晶体,该两对耦合电晶体中的每一个耦合电晶体,具有一被连接到一字元线的控制端以及一对以反向并联互相连接的反相器,每一个耦合电晶体系依据该存取讯号,而建立该两对位元线的其中一个位元线及该两对反相器中的其中一个反相器之间的通路,以使得该两对反相器设定成二位元状态中的其中一种状态,该两对反相器中的其中一个反相器之闸极系被耦合至该电压源,而该两对反相器中的另一个反相器之闸极系被耦合至一源极电压准位,该两对反相器中的其中一个反相器之第一控制端系被电性耦合至该两对反相器中的另一个反相器之第二控制端。6.如申请专利范围第5项之记忆体,其中上述之记忆体是一双埠(dual-port)静态随机存取记忆体(StaticRandom Access Memory:SRAM)。7.如申请专利范围第5项之记忆体,其中该两对负载电路至少包含第一场效电晶体(Field Effect Transistor:FET),该第一场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,并且该两对负载电路对负载电路至少包含第二场效电晶体,该第二场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,该两对负载电路对负载电路至少包含第三场效电晶体,该第三场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,该两对负载电路对负载电路至少包含第四场效电晶体,该第四场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径。8.如申请专利范围第5项之记忆体,其中上述之第一场效电晶体之闸极被电性耦合到该第三场效电晶体之闸极、该第二场效电晶体之闸极以及该第四场效电晶体之闸极。9.如申请专利范围第5项之记忆体,其中该列记忆胞更包含:第一群记忆胞,系用于提供电流,该第一群记忆胞系作为该列记忆胞中的驱动器,该第一群记忆胞中的每一个具有第一反相器,该第一反相器被设定为该二位元状态中的第一状态,该第一群记忆胞中的每一个具有第一字元线,该第一群记忆胞中的每一个所具有之该第一字元线被电性耦合,以接收该存取讯号;以及第二群记忆胞,系用于接收该电流,该第二群记忆胞系作为该列记忆胞中的负载,该第二群记忆胞中的每一个具有第二反相器,该第二反相器被设定为该二位元状态中的第二状态,每一个该第二反相器系被电性耦合到该对位元线中的该第1位元线,该第二群记忆胞中的每一个具有第二字元线,该第二群记忆胞的该第二字元线被电性耦合到该源极电压准位。10.一种电路,系用于模拟一记忆体之字元线上的活动,该电路至少包含:复数个字元线,用以接收一存取讯号;两对余置位元线(dummy bit line);两对负载电路,用以连接到该两对余置位元线,藉以连接到一电压源;以及一列记忆胞,其中耦合到该列记忆胞的该两对余置位元线上的电压,在存取讯号抵达耦合到普通位元线的普通记忆胞时,随着该普通位元线上的电压变化,该普通位元线被电性耦合到电压源,该列记忆胞中的每一个记忆胞至少包含两对耦合电晶体,该两对耦合电晶体中的每一个耦合电晶体,具有一被连接到一字元线的控制端以及一对以反向并联互相连接的反相器,每一个耦合电晶体系依据该存取讯号,而建立该两对余置位元线的其中一个余置位元线及该两对反相器中的其中一个反相器之间的通路,以使得该两对反相器设定成二位元状态中的其中一种状态,该两对反相器中的其中一个反相器之闸极系被耦合至该电压源,而该两对反相器中的另一个反相器之闸极系被耦合至一源极电压准位,该由对反相器中的其中一个反相器之第一控制端系被电性耦合至该两对反相器中的另一个反相器之第二控制端,其中该列记忆胞至少包含:第一群记忆胞,系用于提供电流,该第一群记忆胞系作为该列记忆胞中的驱动器,该第一群记忆胞中的每一个具有第一反相器,该第一反相器被设定为该二位元状态中的第一状态,该第一群记忆胞中的每一个具有第一字元线,该第一群记忆胞中的每一个所具有之该第一字元线被电性耦合,以接收该存取讯号;以及第二群记忆胞,系用于接收该电流,该第二群记忆胞系作为该列记忆胞中的负载,该第二群记忆胞中的每一个具有第二反相器,该第二反相器被设定为该二位元状态中的第二状态,每一个该第二反相器系被电性耦合到该对位元线中的该第一位元线,该第二群记忆胞中的每一个具有第二字元线,该第二群记忆胞的该第二字元线被电性耦合到该源极电压准位;控制装置,系用于相应于该第一位元线上之电压而产生该存取讯号;以及触发装置,系用于将该第一位元线耦合到该控制装置。11.如申请专利范围第10项之电路,其中上述之记忆体是一双埠(dual-port)静态随机存取记忆体(Static Random Access Memory:SRAM)。12.如申请专利范围第10项之电路,其中该两对负载电路至少包含第一场效电晶体(Field Effect Transistor:FET),该第一场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,并且该两对负载电路对负载电路至少包含第二场效电晶体,该第二场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,该两对负载电路对负载电路至少包含第三场效电晶体,该第三场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,该两对负载电路对负载电路至少包含第四场效电晶体,该第四场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径。13.如申请专利范围第12项之电路,其中上述之第一场效电晶体之闸极被电性耦合到该第三场效电晶体之闸极、该第二场效电晶体之闸极以及该第四场效电晶体之闸极。14.如申请专利范围第10项之电路,其上述之触发装置系由下列之一所组成:反相器以及施密特触发器(Schmitt trigger)。15.一种余置记忆体至少包含:复数个字元线,用以接收一存取讯号;两对位元线;两对负载电路,用以连接到该两对位元线,藉以连接到一电压源;以及一列余置记忆胞,其中耦合到该列记忆胞的该两对位元线上的电压,在存取讯号抵达耦合到普通位元线的普通记忆胞时,随着该普通位元线上的电压变化,该普通位元线被电性耦合到电压源,其中该列余置记忆胞至少包含:第一群余置记忆胞,系用于提供电流,该第一群余置记忆胞系作为该列余置记忆胞中的驱动器,该第一群余置记忆胞中的每一个具有第一反相器,该第一反相器被设定为该二位元状态中的第一状态,该第一群余置记忆胞中的每一个具有第一字元线,该第一群余置记忆胞中的每一个所具有之该第一字元线被电性耦合,以接收该存取讯号;以及第二群余置记忆胞,系用于接收该电流,该第二群余置记忆胞系作为该列余置记忆胞中的负载,该第二群余置记忆胞中的每一个具有第二反相器,该第二反相器被设定为该二位元状态中的第二状态,每一个该第二反相器系被电性耦合到对该位元线中的该第一位元线,该第二群余置记忆胞中的每一个具有第二字元线,该第二群余置记忆胞的该第二字元线被电性耦合到该源极电压准位。16.如申请专利范围第15项之记忆体,其中上述之记忆体是一双埠(dual-port)静态随机存取记忆体(Static Random AccessMemory:SRAM)。17.如申请专利范围第15项之记忆体,其中该两对负载电路至少包含第一场效电晶体(FieldEffect Transistor:FET),该第一场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,并且该两对负载电路对负载电路至少包含第二场效电晶体,该第二场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,该两对负载电路对负载电路至少包含第三场效电晶体,该第三场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径,该两对负载电路对负载电路至少包含第四场效电晶体,该第四场效电晶体在该电压源及该列记忆胞之间具有源极-汲极导通路径。18.如申请专利范围第15项之记忆体,其中上述之第一场效电晶体之闸极被电性耦合到该第三场效电晶体之闸极、该第二场效电晶体之闸极以及该第四场效电晶体之闸极。19.如申请专利范围第15项之记忆体,其中该列余置记忆胞中的每一个余置记忆胞至少包含两对耦合电晶体,该两对耦合电晶体中的每一个耦合电晶体,具有一被连接到一字元线的控制端以及一对以反向并联互相连接的反相器,每一个耦合电晶体系依据该存取讯号,而建立该两对余置位元线的其中一个余置位元线及该两对反相器中的其中一个反相器之间的通路,以使得该两对反相器设定成二位元状态中的其中一种状态,该两对反相器中的其中一个反相器之闸极系被耦合至该电压源,而该两对反相器中的另一个反相器之闸极系被耦合至一源极电压准位,该两对反相器中的其中一个反相器之第一控制端系被电性耦合至该两对反相器中的另一个反相器之第二控制端。图式简单说明:第一图A所显示的是使用反相器作为电流源的传统余置记忆胞阵列;第一图B所显示的是使用N型金氧半场效电晶体(NMOS)作为电流源的传统余置记忆胞阵列;第二图显示的是传统记忆胞之电路图;第三图显示的是依据本发明的一较佳实施例中,使用于余置记忆胞阵列中的记忆胞之电路图;第四图A显示的是当记忆胞的一个埠在〝读取〞状态时的等效电路图;第四图B显示的是当记忆胞的两个埠都在〝读取〞状态时的等效电路图;第五图A显示的是依据本发明的一较佳实施例中,模拟双埠随机存取记忆体之位元线上的活动之电路的电路图,其包含余置记忆胞阵列;第五图B显示的是依据本发明的一较佳实施例中,使用于余置记忆胞阵列中的记忆胞之电路图;第六图显示的是依据本发明的一较佳实施例中,在余置位元线上的余置记忆胞之图样(pattern),并显示余置记忆胞阵列以及一般记忆胞阵列之安排;第七图显示的是一般位元线上之电压变化及依据本发明的一较佳实施例所制造出来的余置位元线上的电压变化之比较;第八图显示的是预充电电路之运作和'预充电'端所控制的PMOS、位元线BL、以及由字元线BL所控制的NMOS上的电压变化。 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