| 主权项 |
1.一种CMOS积体电路,包含:一NMOS电晶体,形成于一基质的p型导电区域上,该NMOS电晶体具有形成于该p型导电区域上的第一闸介电层;和一PMOS电晶体,形成于该半导体基质的n型导电区域上,该PMOS电晶体具有一第二闸介电层,此第二介电层的组成与该第一闸介电层不同。2.如申请专利范围第1项之积体电路,其中该第一闸介电层在闸介电/基质表面上富含氮,和其中该第二闸介电层在闸介电/基质表面上所含之氮则较第一闸介电层少很多。3.如申请专利范围第2项之积体电路,其中该第二闸介电层在该基质/闸介电层上本质上包含纯二氧化矽。4.如申请专利范围第1项之积体电路,其中该第一介电层包含形成于该p型导电区域上的氮矽层和形成于该氮矽层上的二氧化矽层;和其中该第二介电层包含形成于该n型导电区域上的二氧化矽层以及形成于该二氧化矽层上的氮矽层。5.如申请专利范围第1项之积体电路,其中该第一闸介电层包含:一形成于该p型导电区域上的第一介电层和形成于该第一介电层上的第二介电层,其中该第二介电层与该第一介电层不同;和其中该第二闸介电层包含该形成于该n型导电区域上之该第二介电层和形成该第一介电层上的该第一介电层。6.如申请专利范围第5项之积体电路,其中该第一介电层之介电常数大于二氧化矽。7.如申请专利范围第1项之积体电路,其中被施加在该PMOS电晶体的闸极上之电压是Vss或是Vcc,和其中被施加于NMOS电晶体的闸极上之电压是Vss或Vcc。8.如申请专利范围第5项之积体电路,其中该第二介电层是二氧化矽。9.如申请专利范围第5项之积体电路,其中该第一介电层是二氧化铝。10.如申请专利范围第5项之积体电路,其中该第二介电层是氧化钛。11.如申请专利范围第1项之积体电路,其中该第一闸介电层包含一含有0.1-5.0%之氮的氧化层,其范围限制在该第一介电层的底部5-10埃以内。12.如申请专利范围第1项之积体电路,其中该第二闸介电层包含一含有0.1-5.0%之氮的氧化层,其范围限制在该化层的上方10埃以内。13.一种积体电路,包含:一NMOS电晶体,形成于一基质的p型导电区域上,该NMOS电晶体具有一形成在该p型导电区域上的第一闸介电层;和一PMOS电晶体,形成于该半导体基质的n型导电区域上,该PMOS电晶体具有一第二闸介电层,其中该第二闸介电层之介电特性与第一闸介电层不同。14.如申请专利范围第13项之积体电路,其中该第二闸介电层提供一较该第一闸介电层为高之屏障,以防止电洞由该基质注入。15.如申请专利范围第13项之积体电路,其中该第一闸介电层提供一较该第二闸介电层为高之屏障,以防止电洞由一闸极注入。16.如申请专利范围第13项之积体电路,其中该第一闸介电层所提供的通道电子移动率比该第二闸介电层所提供者高。17.如申请专利范围第13项之积体电路,其中该第二闸介电层所提供之通道电洞移动率比该第一闸介电层所提供者为高。18.一种用以于一半导体基质上形成一积体电路之方法,系包含下列步骤:在该基质的第一部份上形成一第一介电层;在该基质的第二部份上以及在该基质的第一部份上之该第一介电层上形成一第二介电层;在该基质的第二部份上之该第二介电层上形成一第三介电层;在该基质的第一部份上之该第二介电层上形成一第一闸极,使得一第一闸介电层形成于该第一闸极与该基质的第一部份之间;和在该半导体基质的第二部份上之第三介电层上形成一第二闸极,使得一第二闸介电层形成于该第二闸极与该基质的第二部份之间;其中,该第二闸介电层具有与第一闸介电层不同之组成或介电特性。19.如申请专利范围第18项之方法,其中该第一基质部份是一n型导电区和该第二基质部份是p型导电区。20.如申请专利范围第18项之方法,其中该第一介电层和该第三导电层相同。21.如申请专利范围第20项之方法,其中该第三和第一介电层是二氧化矽。22.如申请专利范围第18项之方法,其中该第二介电层是一高介电常数的材料。23.如申请专利范围第22项之方法,其中该高介电常数之材料是氮化矽。24.一种用以形成一CMOS积体电路之方法,包含下列之步骤:使一半导体基质的第一部份氮化;在该已氮化的半导体基质的之第一部份上和该半导体基质的第二部份上成长一氧化层;和在该第一半导体基质上成长的氧化层上形成一第一闸极,和在该第二半导体基质上成长的氧化层上形成一第二闸极。25.如申请专利范围第24项之方法,其中该氮化该半导体基质的第一部份之步骤包含如下之步骤:在该半导体基质的第一部份上形成一牺牲层;经由该牺牲层将氮原子植入该半导体基质的第一部份内;和去除该牺牲层。26.如申请专利范围第24项之方法,其中该半导体基质的第一部份是p型导电区和其中该半导体基质的第二部份是n型导电区。27.如申请专利范围第24项之方法,尚包含下列步骤:在形成该第一和第二闸极之前,先使该半导体基质的该第一和第二部份上之成长化层氮化。28.如申请专利范围第27项之方法,其中该氮化该氧化层之步骤包含一电浆氮化制程。29.如申请专利范围第27项之方法,其中该氮化该氧化属之步骤包含一在尿素环境下所做的快速热退火。图式简单说明:第一图所示为一习知的CMOS积体电路之截面视图。第二图所示为根据本发明之积体电路的截面视图。第三图a所示为在一20埃之纯热氧化物vs.一20埃的氮化闸极氧化物之下的n通道有效移动vs.闸极电压(Vg-Vt)之图示。第三图b所示为在一20埃之纯热氧化物vs.一20埃的氮化闸极氧化物之下的p通道有效移动vs.闸极电压(Vg-Vt)之图示。第四图a所示为一半导体基质的截面视图,该图显示形成一n穴。第四图b所示为在第四图a之基质内所形成的p穴和富含氮之面积后之截面图。第四图c所示为自第四图b所示之基质上移除一牺牲氧化物层后之截面图。第四图d所示为在第四图c之基质上形成氧化物层后之截面图。第四图e所示为在第四图d之基质上形成PMOS及NMOS电晶体后之截面图。第五图a所示为一半导体基质之截面视图。第五图b所示为在第五图之基质上形成热成长氧化层后之截面图;第五图c所示为在第五图b之基质上形成一光阻罩和去除该热成长之氧化层的一部份后之截面图。第五图d所示为在第五图e之基质上形成一高介电常数之材料和一氧化层后之截面图。第五图e所示为在第五图d之基质上形成一光阻罩和去除基质上之部分氧化层后之截面图。第五图f所示为在第五图e之基质上形成NMOS和PMOS电晶体后之截面图。 |
