| 主权项 |
1.一种在高速输出资料的半导体记忆体装置,其包含:整体输入/输出(I/O)线;互补整体I/O线;及管线暂存器,其耦合于该整体I/O线及该互补整体I/O线,用以侦测载入到该整体I/O线及该互补整体I/O线的资料,并将资料储存起来。2.如申请专利范围第1项之半导体记忆体装置,更包含:一管线计数装置,用以产生一管线计数信号来控制储存在该管线暂存器中资料序列,其中每个该管线暂存器根据管线计数信号来输出资料。3.一种用于半导体记忆装置的管线暂存器,其中该半导体记忆装置包含整体输入/输出(I/O)线,互补整体I/O线,及管线暂存器,其耦合于该整体I/O线及该互补整体I/O线,用以侦测载入到该整体I/O线及互补整体I/O线的资料,并将资料储存起来,该管线暂存器包含:一资料侦测装置,其耦合于该整体I/O线及互补整体I/O线,用以侦测是否资料是载入到该整体I/O线及互补整体I/O线;一控制信号产生装置,用以感测载入到其耦合于该整体I/O线及互补整体I/O线的资料边缘,并产生一上昇边缘感测信号及一下降边缘感测信号;及复数个储存装置,用以根据一重置信号,下降边缘感测信号,及上昇边缘感测信号而储存载入到该整体I/O线及互补整体I/O线上的资料,并用以根据由该管线计数装置的管线计数信号而输出资料。4.如申请专利范围第3项之管线暂存器,其中每个储存装置包含:一第一闩锁电路,用以根据一选择信号而储存载入到该整体I/O线的资料;一第二闩锁电路,用以根据选择信号而储存载入到该互补整体I/O线的资料;一重置电路,用以藉由降低储存在该第一及第二闩锁电路的资料来重置资料;一选择信号产生电路,其耦合于第一及第二闩锁电路,用以根据上昇边缘感测信号及一第一控制信号来产生选择信号;一清除电路,用以根据下降边缘感测信号及选择信号来清除储存在该第一及第二闩锁电路;及一驱动电路,用以根据储存在该第一及第二闩锁电路,及输出自该管线计数装置的管线计数信号,来驱动一输出信号。5.如申请专利范围第4项之管线暂存器,其中该第一闩锁电路包含:一升压装置,用以根据载入到该整体I/O线及选择信号,而升压一第一储存节点;及一资料储存装置耦合于第一储存节点。6.如申请专利范围第5项之管线暂存器,其中该升压装置包含:一第一PMOS电晶体,耦合一电源端及第一储存节点之间,其中该第一PMOS电晶体具有一闸终端而耦合于该整体I/O线及互补整体I/O线之一;及一第二PMOS电晶体,用以接收选择信号。7.如申请专利范围第5项之管线暂存器,其中该资料储存装置包含:一第一反向器,具有一输入端耦合于第一储存节点;及一第二反向器,具有一输入端耦合于第一反向器的输出端,及一输出端第一反向器的输入端。8.如申请专利范围第4项之管线暂存器,其中该第二闩锁电路包含:一升压装置,用以根据载入到该互补整体I/O线及选择信号,而升压一第二储存节点;及一资料储存装置耦合于第二储存节点。9.如申请专利范围第8项之管线暂存器,其中该升压装置包含:一第一PMOS电晶体,耦合于一电源端及第二储存节点之间,其中该第一PMOS电晶体具有一闸终端耦合于该整体I/O线及该互补整体I/O线;及一第二PMOS电晶体,用以接收选择信号。10.如申请专利范围第9项之管线暂存器,其中该资料储存装置包含:一第一反向器,具有一输入端耦合至第一储存节点;及一第二反向器,具有一输入端耦合至第一反向器的一输出端,及一输出端耦合至第一反向器的输入端。11.如申请专利范围第4项之管线暂存器,其中该重置电路包含:一第一降压电晶体,其耦合于该第一闩锁电路的一第一储存节点及一接地端之间,用以接收重置信号;及一第二降压电晶体,其耦合于该第二闩锁电路的一第二储存节点及接地端之间,用以接收重置信号。12.如申请专利范围第4项之管线暂存器,其中该选择信号产生电路包含:一第一选择信号产生电路,其耦合于该第一闩锁电路的一第一储存节点及该第二闩锁电路的一第二储存节点之间,用以产生选择信号,其由侦测是否资料已储存于该第一及第二储存节点来除能;及一第二选择信号产生电路,用以产生选择信号,其根据上昇边缘感测信号,第一控制信号及一第二控制信号来致能。13.如申请专利范围第12项之管线暂存器,其中该第一选择信号产生电路包含:一NAND闸,其耦合于该第一储存节点及该第二储存节点,用以执行一逻辑NAND运算;反向器,用以反向该NAND闸的输出信号,并输出该第二控制信号;及一升压电晶体,其耦合于供应电压其一输出端之间而输出选择信号,用以根据第二控制信号来升压选择信号。14.如申请专利范围第12项之管线暂存器,其中该第二选择信号产生电路包含:一NAND闸,用以进行上昇边缘感测信号,第一控制信号及第二控制信号的NAND运算;一降压电晶体,其耦合于一输出选择信号的输出端与接地端之间,用以根据由该NAND闸输出的一输出信号来降压选择信号。15.如申请专利范围第12项之管线暂存器,其中该选择信号产生电路包含:一第三选择信号产生电路,用以根据重置信号来致能选择信号。16.如申请专利范围第15项之管线暂存器,其中该第三选择信号产生电路包含:一降压电晶体,用以根据重置信号来降压选择信号。17.如申请专利范围第4项之管线暂存器,其中该清除电路包含:一NAND闸,其回应下降边缘感测信号及选择信号,以进行NAND运算;一第一降压电晶体,其耦合于该第一闩锁电路的第一储存节点与一接地端之间,用以根据由该NAND闸输出的一输出信号来降压第一储存节点;及一第二降压电晶体,其耦合于该第二闩锁电路的第二储存节点与一接地端之间,用以根据由该NAND闸输出的一输出信号来降压第二储存节点。图式简单说明:图1所示为一具有习用管线暂存器的同步记忆装置的架构图;图2所示为一习用管线暂存器的电路图;图3所示为根据本发明的一具体实施例的一具有管线暂存器的同步记忆装置的方块图;图4所示为图3中管线暂存器的电路图;图5A及5B所示为图4中一管线暂存器中的信号时序图。 |
