| 主权项 |
1.一种半导体积体电路装置,其特征包含:由CMOS构成,藉由时钟信号动作之主电路;由CMOS构成,产生速度检测信号之速度监视电路;以及,对分别形成有构成上述主电路及上述速度监视电路之P通道型MOSFET及N通道型MOSFET之半导体领域,供应基板偏压之基板偏压电压控制电路,其中使上述时钟信号之周期与上述速度监视电路之延迟时间一致,藉由上述基板偏压的产生,使上述主电路与上述时钟信号同步动作,上述主电路的动作速度包含低速、中速、高速及待机之至少任两项。2.如申请专利范围第1项之半导体积体电路装置,其中上述基板偏压控制电路对分别构成上述主电路及速度监视电路之P通道型MOSFET与N通道型MOSFET的每一个,在顺方向至逆方向之范围供应所希望的基板偏压电位。3.一种半导体积体电路装置,其特征包含:由CMOS构成,藉由时钟信号动作之主电路;由CMOS构成,产生速度检测信号之速度监视电路;以及,对分别形成有构成上述主电路及上述速度监视电路之P通道型MOSFET及N通道型MOSFET之半导体领域,供应基板偏压之基板偏压控制电路,其中使上述时钟信号之周期与上述速度监视电路之延迟时间一致,藉由上述基板偏压电压的产生,使上述主电路与上述时钟信号同步动作,上述速度监视电路含有时钟动作比变换电路及延迟列,上述时钟动作比变换电路接受以频率之形态输入速度资讯之时钟信号,将其变换成具有所希望之动作比之信号,而作为基准信号输出,上述延迟列则输入上述基准信号,经所希望之延迟时间,至少输出一个延迟信号,上述基板偏压控制电路包含相位频率比较电路与基板偏压产生电路,上述相位频率比较电路输入上述基准信号及上述延迟信号,比较两信号之相位差,对应相位差输出昇信号或降信号,上述基板偏压产生电路则接收上述昇信号或降信号,生成对应此等之P通道型MOSFET之基板偏压及N通道型MOSFET之基板偏压。4.一种半导体积体电路装置,其特征包含:由CMOS构成,藉由时钟信号动作之主电路;由CMOS构成,产生速度检测信号之速度监视电路;以及,对分别形成有构成上述主电路及上述速度监视电路之P通道型MOSFET及N通道型MOSFET之半导体领域,供应基板偏压电压之基板偏压控制电路,其中使上述时钟信号之周期与上述速度监视电路之延迟时间一致,藉由上述基板偏压电压的产生,使上述主电路与上述时钟信号同步动作,上述基板偏压控制电路对分别构成上述主电路及速度监视电路之P通道型MOSFET与N通道型MOSFET的每一个,在顺方向至逆方向之范围供应所希望的基板偏压电位,进一步包含电力限制电路,上述电力限制电路可对应上述主电路之电流或温度产生至少一个限制信号,限制上述速度监视电路对上述基板偏压控制电路之控制,以防止上述主电路所流动之电流或上述主电路之动作温度较所希望之値为大。5.如申请专利范围第4项之半导体积体电路装置,其中上述速度监视电路含有时钟动作比变换电路及延迟列,上述时钟动作比变换电路接受以频率之形态输入速度资讯之时钟信号,将其变换成具有所希望之动作比之信号,而作为基准信号输出,上述延迟列则输入上述基准信号,经所希望之延迟时间,至少输出一个延迟信号,上述基板偏压控制电路包含相位频率比较电路与基板偏压产生电路,上述相位频率比较电路输入上述基准信号及上述延迟信号,比较两信号之相位差,对应相位差输出昇信号或降信号,上述基板偏压产生电路则接收上述昇信号或降信号,生成对应此等之p通道型MOSFET之基板偏压及N通道型MOSFET之基板偏压,上述电力限制电路可对上述相位频率比较电路及上述基板偏压产生电路中之至少一方传送上述限制信号。6.如申请专利范围第4项之半导体积体电路装置,进一步其特征包含控制信号产生电路,上述控制信号产生电路可接受时钟信号及指示动作速度之模式切换信号,形成对应上述多种动作速度设定之速度信号。7.如申请专利范围第6项之半导体积体电路装置,上述控制信号产生电路其特征包含,时钟信号产生电路、分频电路及第1选择器,上述时钟信号产生电路可形成一定频率之时钟信号,上述分频电路接收上述时钟信号产生电路所形成之时钟信号,输出至少具有两种频率之分频信号,上述第1选择器则接收上述模式切换信号,对应此选择上述分频信号中之一个频率之分频信号而输出。8.如申请专利范围第3项之半导体积体电路装置,上述速度监视电路之延迟列进一步其特征包含输出选择电路,而输入基准信号,对应指示动作速度之模式切换信号,输出经过所希望之延迟时间之多数延迟信号中之一个信号。9.如申请专利范围第4项之半导体积体电路装置,上述主电路分割成多数之电路块,按上述各电路块设有上述速度监视电路及基板偏压控制电路。10.如申请专利范围第4项之半导体积体电路装置,上述基板偏压控制电路由可形成对应基板电压之数位信号之控制信号产生电路,及接受上述数位信号产生类比信号之D/A变换电路构成,上述主电路分割成多数之电路块,对应分割之上述各电路块,设有上述D/A变换电路。11.如申请专利范围第4项之半导体积体电路装置,上述基板偏压控制电路由形成对应基板电压之数位信号之控制信号产生电路构成,在上述半导体积体电路装置之外部设有,接受上述数位信号而形成上述基板电压之D/A变换电路。12.一种半导体积体电路装置,其特征包含:由CMOS构成,藉由时钟信号动作之主电路;由CMOS构成,产生速度检测信号之速度监视电路;以及,对分别形成有构成上述主电路及上述速度监视电路之P通道型MOSFET及N通道型MOSFET之半导体领域,供应基板偏压电压之基板偏压控制电路,其中使上述时钟信号之周期与上述速度监视电路之延迟时间一致,藉由上述基板偏压电压的产生,使上述主电路与上述时钟信号同步动作,上述基板偏压控制电路对分别构成上述主电路及速度监视电路之P通道型MOSFET与N通道型MOSFET的每一个,在顺方向至逆方向之范围供应所希望的基板偏压电位,进一步包含电流限制构件,上述电流限制构件设有,至少可向对应分别形成有构成上述主电路之P通道型MOSFET及N通道型MOSFET之半导体领域之各个领域供应基板偏压之电压供应路径,可防止供给上述半导体领域之正之偏压所产生之电流过度流通。13.如申请专利范围第12项之半导体积体电路装置,上述电流限制构件由形成在半导体积体电路之电阻元件所构成。14.如申请专利范围第12项之半导体积体电路装置,上述电流限制构件由恒常在闸极施加一定电压使其成导通状态之MOSFET所构成。15.如申请专利范围第13项之半导体积体电路装置,上述电流限制构件包含有,多数个电阻元件,及选择这些多数个电阻元件之转接元件,而藉由上述转接元件之选择性转接,控制设定成多种电阻値。16.如申请专利范围第13项之半导体积体电路装置,上述电流限制构件系由,多数个MOSFET,及选择性使这些MOSFET成为导通状态之控制电路所构成,而藉由MOSFET之选择性动作,设定成多种电阻値。17.一种半导体积体电路装置,其特征包含:由CMOS构成之主电路;由跟上述主电路一样之CMOS构成,可形成对应上述主电路之CMOS电路之动作速度之速度检测信号之速度监视电路;以及,电源电压产生电路;而由上述电源电压产生电路控制上述主电路与速度监视电路之动作电压,使对应多数种动作速度设定之速度信号与上述速度检测信号相互一致。18.一种半导体积体电路装置,其特征包含:由MOSFET构成之主电路;在形成上述MOSFET之半导体领域供应正偏压之基板偏压电路;以及,回应在形成上述MOSFET之半导体领域与源极之间流通之基板电流,限制供给上述半导体领域之电流之电流限制电路。19.如申请专利范围第18项之半导体积体电路装置,上述电流限制电路系利用,设在上述基板偏压电路,输出上述基板电压之轮出电路之输出阻抗所构成。20.如申请专利范围第18项之半导体积体电路装置,上述电流限制电路系由,形成在半导体积体电路之电阻元件所构成。21.如申请专利范围第18项之半导体积体电路装置,上述电流限制电路系由恒常在闸极施加一定电压使其成导通状态之MOSFET所构成。22.如申请专利范围第18项之半导体积体电路装置,上述电流限制电路包含有,多数个电阻元件,及选择这些多数个电阻元件之转接元件,而藉由上述转接元件之选择性转接,控制设定成多种电阻値。23.如申请专利范围第18项之半导体积体电路装置,上述电流限制电路系由,多数个MOSFET,及选择性使这些MOSFET成为导通状态之控制电路所构成,而藉由MOSFET之选择性动作,设定成多种电阻値。24.如申请专利范围第18项至第23项中任一项之半导体积体电路装置,上述MOSFET系由P通道型MOSFET及N通道型MOSFET构成,上述基板偏压电路系由,对应上述P通道型MOSFET之第1基板偏压电路,及对应上述N通道型MOSFET之第2基板偏压电路,所构成。25.一种半导体积体电路装置,其特征包含:由MOSFET构成之主电路;在形成上述MOSFET之半导体领域产生正偏压之基板电压偏压电路;以及,包含将上述偏压传送至上述半导体领域,同时其最大电流被限制在一定値之MOSFET之电流限制电路。26.如申请专利范围第25项之半导体积体电路装置,上述MOSFET系以电流镜面状态连接在流通一定电流之MOSFET。图式简单说明:第1图系表示本发明之半导体积体电路装置之一实施例之基本方块图。第2图系表示本发明之半导体积体电路装置之一实施例之方块图。第3图系表示本发明之半导体积体电路装置之另一实施例之方块图。第4图系表示第1图之延迟列之一实施例之电路图。第5图系表示第3图之环形振荡电路之一实施例之电路图。第6图系说明第2图之时钟动作比变换电路之动作用之波形图。第7图系说明第2图之延迟列之动作用之波形图。第8图系表示第2图及第3图之相位频率比较电路之一实施例之电路图。第9图系表示第2图及第3图之基板偏压产生电路之一实施例之方块图。第10图系表示上述基板偏压产生电路之另一实施例之方块图。第11图系表示上述基板偏压产生电路之再一实施例之方块图。第12图系表示第2图及第3图之电力限制电路之一实施例之方块图。第13图系表示上述电力限制电路之另一实施例之方块图。第14图系表示上述电力限制电路所使用之电流测量电路之一实施例之电路图。第15图系表示上述电流测量电路之另一实施例之电路图。第16图系表示上述电流测量电路之其他实施例之电路图。第17图系表示上述电流测量电路之其他实施例之概略元件构造截面图。第18图系表示上述电流测量电路之其他实施例之概略元件构造截面图。第19图系表示上述电力限制电路所使用之温度测量电路之一实施例之电路图。第20图系表示本发明之半导体积体电路装置之其他实施例之方块图。第21图系表示本发明之半导体积体电路装置之其他实施例之方块图。第22图系表示本发明之半导体积体电路装置之其他实施例之方块图。第23图系表示本发明之半导体积体电路装置之其他实施例之方块图。第24图系表示第20图之控制信号产生电路之一实施例之方块图。第25图系表示第22图之延迟列之一实施例之电路图。第26图系表示上述延迟列之另一实施例之电路图。第27图系表示第23图之环形振荡电路之一实施例之电路图。第28图系表示本发明之半导体积体电路装置之其他实施例之方块图。第29图系表示本发明之半导体积体电路装置之其他实施例之方块图。第30图系表示本发明之半导体积体电路装置之其他实施例之方块图。第31图系表示本发明之半导体积体电路装置之其他实施例之方块图。第32图系表示本发明之半导体积体电路装置之一实施例之架构图。第33图系表示本发明之半导体积体电路装置之其他实施例之架构图。第34图系表示本发明之半导体积体电路装置之一实施例之架构图。第35图系说明本发明用之门槛値电压与电流之特性图。第36图(a)(b)系说明本发明用之门槛値电压之基板偏压特性图。第37图系说明本发明用之晶片内门槛値电压平均値之分布图。第38图(a)(b)系说明本发明用之晶片内门槛値电压平均値之分布图。第39图系说明本发明用之晶片内门槛値电压平均値之分布图。第40图(a)(b)系说明本发明用之晶片内门槛値电压平均値之分布图。第41图(a)(b)系说明本发明用之晶片内门槛値电压平均値之分布图。第42图(a)(b)系说明本发明用之晶片内门槛値电压平均値之分布图。第43图系说明本发明用之门槛値电压与基板偏压之特性图。第44图系说明本发明用之门槛値电压与闸长度之特性图。第45图系表示本发明之半导体积体电路装置之其他实施例之基本方块图。第46图系表示本发明之半导体积体电路装置之其他实施例之基本方块图。第47图系表示第45图之电流限制电路之一实施例之电路图。第48图系表示第45图之电流限制电路之其他实施例之电路图。第49图系表示第45图之电流限制电路之其他实施例之电路图。第50图系表示第45图之电流限制电路之其他实施例之电路图。第51图系表示第45图之电流限制电路之其他实施例之电路图。第52图系说明本发明用之半导体积体电路装置之概略元件构造截面图。第53图系说明本发明用之半导体积体电路装置之概略元件构造截面图。第54图系说明本发明用之半导体积体电路装置之概略元件构造截面图。第55图系表示本发明之半导体积体电路装置之其他实施例之基本方块图。第56图系表示本发明之半导体积体电路装置之其他实施例之基本方块图。第57图系表示第55图之电流限制电路之一实施例之电路图。第58图系表示第55图之电流限制电路之其他实施例之电路图。第59图系表示第55图之电流限制电路之其他实施例之电路图。第60图系表示第55图之电流限制电路之其他实施例之电路图。第61图系表示第55图之电流限制电路之其他实施例之电路图。第62图系表示第55图之电流限制电路之其他实施例之电路图。第63图系表示第55图之电流限制电路之其他实施例之电路图。第64图系表示第55图之电流限制电路之其他实施例之电路图。第65图系表示第57图等之选择电路之一实施例之方块图。第66图系表示第57图等之选择电路之其他一实施例之方块图。第67图系表示第57图等之选择电路之其他实施例之方块图。第68图系表示第57图等之选择电路之其他实施例之方块图。第69图系表示第62图等之选择电路之其他实施例之方块图。第70图系表示第62图等之选择电路之其他实施例之方块图。第71图系表示第62图等之选择电路之其他实施例之方块图。第72图系表示第62图等之选择电路之其他实施例之方块图。第73图系表示第68图等之基板电流检测电路之一实施例之方块图。第74图系表示第68图等之基板电流检测电路之其他实施例之方块图。第75图系表示第68图等之基板电流检测电路之其他实施例之方块图。第76图系表示第73图等之漏泄电流测量电路之一实施例之元件构造截面图。第77图系表示第73图等之漏泄电流测量电路之其他实施例之元件构造截面图。第78图系表示本发明之半导体积体电路装置之其他实施例之基本方块图。第79图系表示本发明之半导体积体电路装置之一实施例之方块图。第80图系表示本发明之半导体积体电路装置之其他实施例之方块图。第81图系表示第80图之充电帮浦之一实施例之电路图。第82图系表示第80图之充电帮浦之其他实施例之电路图。第83图系表示本发明之半导体积体电路装置之其他实施例之基本方块图。第84图系表示本发明之半导体积体电路装置之其他实施例之方块图。第85图系说明本发明用之半导体积体电路装置之动作速度分布图。第86图系说明本发明用之半导体积体电路装置之动作速度分布图。第87图系说明本发明用之半导体积体电路装置之动作速度分布图。 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