| 主权项 |
1.一种自由执行及包括微控制器之特殊模式致能侦测电路之装置,包括下列组合:一自由执行之微控制器;以及该自由执行微控制器之多个输入/输出(I/O)接脚,其中该多个输入/输出接脚之一为供特殊模式致能检测逻辑之共用接脚。2.如申请专利范围第1项所述之装置,其中该多个I/O接脚之每一个I/O接脚施加输入逻辑及输出逻辑。3.如申请专利范围第1项所述之装置,其中该特殊模式致能检测逻辑包括具有由该共用接脚为第一输入的一个NAND闸,以及具有输出耦合至该NAND闸之第二输入的电源接通检测电路。4.如申请专利范围第3项所述之装置,其中该特殊模式致能检测逻辑更包括:将电晶体的一个输入连接至该共用接脚;将一个第一反相器连接至该电晶体的一个输出;以及将一个第二反相器连接至该第一反相器,且将一个输出连接至该NAND闸的第一输入。5.如申请专利范围第3项所述之装置,其中该特殊模式致能检测逻辑更包括将一个反相器连接至该NAND闸的一个输出。6.如申请专利范围第1项所述之装置,更包括将控制逻辑的第一部分连接至该特殊模式致能检测逻辑的一个输出,以及将一个输出连接至控制逻辑的第二部分。7.如申请专利范围第6项所述之装置,其中该控制逻辑的第二部分具有一条输出致能线耦合至该组多个I/O接脚之每一I/O接脚。8.如申请专利范围第6项所述之装置,其中将该控制逻辑的第一部分耦合至该组多个I/O接脚之每一个I/O接脚的一部分。9.如申请专利范围第1项所述之装置,其中仅提供该共用接脚该特殊模式致能检测逻辑和输入逻辑。10.如申请专利范围第1项所述之装置,其中仅提供该共用接脚该特殊模式致能检测逻辑和输出逻辑。11.一种自由执行及包括微控制器之特殊模式致能侦测电路之装置,包括下列组合:一自由执行之微控制器;以及该自由执行微控制器之多个输入/输出(I/O)接脚,其中该多个输入/输出接脚之一共用接脚包括具有以其为第一输入之一个NAND闸,以及具有输出耦合至该NAND闸之第二输入的电源接通检测电路。12.如申请专利范围第11项所述之装置,其中该多数输入/输出接脚的每一个接脚施加输入及输出逻辑。13.如申请专利范围第11项所述之装置,进一步包括:将电晶体的一个输入连接至该共用接脚;将一个第一反相器连接至该电晶体的一个输出;以及将一个第二反相器连接至该第一反相器,且将一个输出连接至该NAND闸的第一输入。14.如申请专利范围第11项所述之装置,进一步包括一连接至该NAND闸输出之反相器。15.如申请专利范围第11项所述之装置,更包括将控制逻辑的第一部分连接至该NAND闸的一个输出,且将一个输出连接至控制逻辑的第二部分。16.如申请专利范围第15项之装置,其中该控制逻辑约第二部分具有一条输出致能线耦合至该多数个I/O接脚之每一I/O接办。17.如申请专利范围第15项之装置,其中该控制逻辑约第一部分耦合至该多数个I/O接脚之每一I/O接脚的一部分。18.如申请专利范围第11项之装置,其中该共同接脚仅被施加该特殊模式致能检测逻辑及输入逻辑。19.如申请专利范围第11项之装置,其中该共同接脚仅被施加该特殊模式致能检测逻辑及输出逻辑。20.一种自由执行及包括微控制器之特殊模式致能侦测电路之装置,包含下列组合:一自由执行之微控制器;以及该自由执行微控制器之多个输入/输出(I/O)接脚,其中该多个输入/输出接脚之一为共用接脚提供特殊模式致能检测逻辑;其中该多个输入/输出接脚之每一个I/O接脚系用作输入逻辑及输出逻辑;其中该特殊模式致能检测逻辑包括:具有由该共用接脚为第一输入的一个NAND闸;具有输出耦合至该NAND闸之第二输入的电源接通检测电路;将电晶体的一个输入连接至该共用接脚;将一个第一反相器连接至该电晶体的一个输出;将一个第二反相器连接至该第一反相器,且将一个输出连接至该NAND闸的第一输入;以及一个反相器连接至该NAND闸的一个输出;该装置更包括更包括将控制逻辑的第一部分连接至该特殊模式致能检测逻辑的一个输出,以及将一个输出连接至控制逻辑的第二部分;其中该控制逻辑的第二部分具有一条输出致能线耦合至该组多个I/O接脚之每一I/O接脚;其中将该控制逻辑的第一部分耦合至该组多个I/O接脚之每一个I/O接脚的一部分。21.一种将微控制器装置置入特殊操作模式的方法,包括下列步骤:提供一微控制器;施加一测试电压至该微控制器;以及在施加一测试电压的步骤后,施加一电源电压(VDD)至该微控制器。22.如申请专利范围第21项所述之方法,更包括下列步骤:当VDD的位准足够供该微控制器执行时,提供一电源接通重置(POR)信号;当该POR信号及修订的该测试电压二者均为高逻辑位准时之检测;以及对该POR信号及修订的该测试电压为高逻辑位准检测之响应,提供特殊模式致能(SME)检测信号。23.如申请专利范围第22项所述之方法,更包括下列步骤:提供经由启动该SME检测信号所致能之特殊模式控制逻辑;提供正常模式控制逻辑。24.如申请专利范围第23项所述之方法,其中将该特殊模式控制逻辑耦合至该正常模式控制逻辑,且其中将正常模式控制逻辑耦合至该微控制器的每一个输入/输出(I/O)接脚。25.如申请专利范围第23项所述之方法,更包括对检测该SME检测信号之响应执行该特殊模式控制逻辑的步骤。26.如申请专利范围第25项所述之方法,更包括当执行该特殊模式控制逻辑时,抑制执行该正常模式控制逻辑的步骤。27.如申请专利范围第23项所述之方法,更包括将不同之资料组合多工为该特殊模式控制逻辑的步骤,它是由启动该SME检测信号所致能,可对应于该特殊模式控制逻辑所要执行的各种不同的功能。28.如申请专利范围第21项所述之方法,其中该微控制器为自由执行之微控制器。29.如申请专利范围第21项所述之方法,其中该测试电压大于VDD。图式简单说明:图1为包括特殊模式致能检测逻辑微控制器之简化方块图。图2为如图1特殊模式致能检测逻辑之时序图。图3为由图1之特殊模式致能检测逻辑简化电气概要图。图4为本发明自由执行微控制器进入操作测试模式之操作方法简化概念方块图。 |
