发明名称 一种具有低边穗寄生电容的金属内连线制作方法
摘要 一基底表面具有一金属导线层与一第一高抗水性介电层。首先于该第一高抗水性介电层上形成一第一光阻层,接着蚀刻该第一高抗水性介电层以及该金属导线层,以于该基底表面形成一金属导线布局。随后去除该第一光阻层,且于该金属导线布局上形成一第二高抗水性介电层与一低介电常数材料层,并平坦化该低介电常数材料层。之后于该低介电常数材料层上形成一盖层与一具有至少一开口之第二光阻层,并经由该开口蚀刻该金属导线布局上方之该盖层、该第二高抗水性介电层与该第一高抗水性介电层以形成一接触洞,最后去除该第二光阻层。
申请公布号 TW504791 申请公布日期 2002.10.01
申请号 TW090120702 申请日期 2001.08.23
申请人 联华电子股份有限公司 发明人 张鼎张;刘柏村;莫亦先
分类号 H01L21/74 主分类号 H01L21/74
代理机构 代理人 许锺迪 台北县永和市福和路三八九号五楼
主权项 1.一种具有低边穗(fringe)寄生电容的金属内连线制作方法,该方法包含有:于一基底表面形成一金属导线层;于该金属导线层上沈积一第一高抗水性介电层;进行一第一微影制程,以于该第一高抗水性介电层上形成一第一光阻层,且该第一光阻层定义出一金属导线图案;利用该第一光阻层为一蚀刻遮罩,蚀刻该第一高抗水性介电层以及该金属导线层,以于该基底表面形成一金属导线布局;去除该第一光阻层;沈积一第二高抗水性介电层,覆盖该金属导线布局;于该第二高抗水性介电层上形成一低介电常数材料层;平坦化该低介电常数材料层;于该低介电常数材料层上形成一盖层;进行一第二微影制程,以于该盖层上形成一第二光阻层,且该第二光阻层具有至少一开口,暴露出该金属导线布局上方之部分区域;利用该第二光阻层为一蚀刻遮罩,经由该开口蚀刻该金属导线布局上方之该第二高抗水性介电层以及该第一高抗水性介电层,以于该第二高抗水性介电层以及该第一高抗水性介电层中形成一接触洞;以及去除该第二光阻层。2.如申请专利范围第1项之方法,其中该第一高抗水性介电层系由二氧化矽所构成。3.如申请专利范围第2项之方法,其中该第一高抗水性介电层之厚度系介于500至6000埃。4.如申请专利范围第1项之方法,其中该第二高抗水性介电层系由二氧化矽所构成。5.如申请专利范围第4项之方法,其中该第二高抗水性介电层之厚度系介于100至1000埃。6.如申请专利范围第1项之方法,其中该低介电常数材料层系为一二氧化矽架构(SiO2-based)之低介电常数材料层。7.如申请专利范围第1项之方法,其中该低介电常数材料层系由下列之一材料所构成:HSQ(hydrogen silsesquioxane)、MSQ(methylsilsesquioxane)或HOSP(hybrid-organic-siloxane-polymer)。8.如申请专利范围第1项之方法,其中该金属导线层包含有铝金属。9.一种具有高电性效能之金属内连线制作方法,该方法包含有下列步骤:提供基底,具有一第一表面;于该第一表面上形成至少两相邻金属导线,其中于各该两相邻金属导线上,皆堆叠有一第一高抗水性介电层,且该第一高抗水性介电层与该金属导线形成两相邻堆叠结构;沈积一第二高抗水性介电层,覆盖该堆叠结构;于该第二高抗水性介电层上形成一低介电常数材料层,并填满该两相邻堆叠结构之间的空隙;平坦化该低介电常数材料层;于该低介电常数材料层上形成一盖层;进行一微影制程,以于该盖层上形成一光阻层,且该光阻层于该堆叠结构上方具有一开口;利用该光阻层为一蚀刻遮罩,经由该开口蚀刻该第二高抗水性介电层以及该第一高抗水性介电层,以于该第二高抗水性介电层以及该第一高抗水性介电层中形成一接触洞;以及去除该光阻层。10.如申请专利范围第9项之方法,其中该低介电常数材料层顶部高于该两相邻金属导线之顶部。11.如申请专利范围第9项之方法,其中该第一高抗水性介电层系由二氧化矽所构成。12.如申请专利范围第11项之方法,其中该第一高抗水性介电层之厚度系介于500至6000埃。13.如申请专利范围第9项之方法,其中该第二高抗水性介电层系由二氧化矽所构成。14.如申请专利范围第13项之方法,其中该第二高抗水性介电层之厚度系介于100至1000埃。15.如申请专利范围第9项之方法,其中该金属导线包含有铝金属。图式简单说明:图一至图七为习知制作一金属内连线的方法示意图。图八至图十四为本发明制作一具有低边穗寄生电容之金属内连线的方法示意图。
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