| 主权项 |
1.一种降低静电放电损坏的覆晶SOI(silicon-on-insulator)晶片结构,该SOI晶片结构包含有:一矽基材(silicon substrate);一绝缘层(insulator)设于该矽基材之上;一电路层(active layer)设于该绝缘层之上;以及一导电层电连接该矽基材之一顶边与该矽基材以及该电路层之两侧边,用来建立该电路层与该矽基材之电连接以提供一第一静电放电路径。2.如申请专利范围第1项之覆晶SOI晶片结构,其中该导电层仅包覆部分该矽基材之顶边。3.如申请专利范围第1项之覆晶SOI晶片结构,其中该导电层包覆全部该矽基材之顶边。4.如申请专利范围第1项之覆晶SOI晶片结构,其中该电路层包含有一静电保护电路(electrostatic discharge protection circuit)。5.如申请专利范围第1项之覆晶SOI晶片结构,另外包含有至少一导电栓(conductive plug)用来提供一第二静电放电路径。6.如申请专利范围第1项之覆晶SOI晶片结构,其中位于该电路层系利用至少一导电凸块(bump)与一外部印刷电路板(PCB)电连接。7.一种用来制造一可以降低静电放电损坏之覆晶SOI晶片结构的方法,用来制造该SOI晶片结构之一晶圆至少包含有一矽基材,一绝缘层成长于该矽基材之上,以及一电路层成长于该绝缘层之上,该方法包含有:于该电路层上方贴上一具有特定厚度之胶带;翻转该晶圆,由该晶圆矽基材的一顶边开始对该晶圆进行切割,直切到但未切断该胶带为止,使得该晶圆被切割成复数个覆晶SOI晶片结构,使得该矽基材、该绝缘层以及该电路层均因切割而形成有两侧边;于该矽基材之顶边及侧边、该绝缘层之侧边以及该电路层之侧边涂覆或沈积一导电层;以及从胶带上取下复数个晶片结构;其中该导电层系用来建立该电路层与该矽基材之电连接以提供一第一静电放电路径。8.如申请专利第7项之方法,该方法另外包含有先在该矽基材之顶边做一遮蔽后再涂覆或沈积该导电层,以形成一开口。9.如申请专利范围第7项之方法,其中该导电层仅包覆部分该矽基材之顶边。10.如申请专利范围第7项之方法,其中该导电层包覆全部该矽基材之顶边。11.如申请专利范围第7项之方法,其中该电路层包含有一静电保护电路。12.如申请专利范围第7项之方法,其中该晶圆另外包含有至少一导电栓用来提供一第二静电放电路径。13.如申请专利范围第7项之方法,其中该电路层系利用至少一导电凸块与一外部印刷电路板电连接。14.一种用来制造一可以降低静电放电损坏之覆晶SOI晶片结构的方法,包含有下列步骤:提供一矽基材;设置一绝缘层于该矽基材上;设置至少一电路层于该绝缘层上;以及设置一导电层于相对于该矽基材接触该绝缘层之一第一矽基材面的第二矽基材面上,该导电层亦覆盖于该矽基材、该绝缘层、及该电路层之两侧边,以使该电路层与该导电层电连接。15.如申请专利范围第14项之方法,其中该导电层仅包覆部分该第二矽基材面。16.如申请专利范围第14项之方法,其中该导电层包覆全部该第二矽基材面。17.如申请专利范围第14项之方法,其中该电路层包含有一静电保护电路。18.如申请专利范围第14项之方法,其中该方法更包括设置至少一导电栓用来提供该电路层与该矽基材之另一电荷导通路径。19.如申请专利范围第14项之方法,其中该方法更包括设置至少一导电凸块于该电路层上,用以与一外部印刷电路板电连接。20.如申请专利范围第14项之方法,其中该第二矽基材面系为该矽基材之一顶边。21.如申请专利范围第14项之方法,其中该导电层上系设有一开口而使该第二矽基材面之部分外露。图式简单说明:第一图为采用习知技术之SOI晶片结构之示意图。第二图为采用习知技术之SOI晶片结构之另一示意图。第三图本发明之覆晶SOI晶片结构的示意图。第四图为本发明之另一实施例的示意图。第五图为本发明之另一实施例的示意图。第六图为依据本发明制造覆晶SOI晶片的方法之流程图。第七图为本发明之另一实施例的流程图。 |
