| 主权项 |
1.一种可用以控制一在运作上依据一同步信号之同步型半导体记忆体装置的方法,其中,此同步型半导体记忆体装置,系具有一可接收写入资料之输入电路,该方法所包含之步骤有:激励该同步型半导体记忆体装置;以及在该同步型半导体记忆体装置被激励时,依据一可用以遮罩写入资料之遮罩控制信号,选择性地解激其输入电路。2.如申请专利范围第1项所申请之方法,其进一步包含之步骤有:在该同步型半导体记忆体装置,进入一写入模态中,其中,该同步型半导体记忆体装置,可储存写入资料时,激励其输入电路。3.如申请专利范围第2项所申请之方法,其进一步包含之步骤有:在该同步型半导体记忆体装置,进入其写入模态中时,使该遮罩控制信号无效。4.如申请专利范围第1项所申请之方法,其进一步包含之步骤有:依据该同步信号,产生一同步遮罩控制信号。5.如申请专利范围第4项所申请之方法,其进一步包含之步骤有:在该同步型半导体记忆体装置,进入一写入模态中时,激励其输入电路;以及在该同步型半导体记忆体装置,进入其写入模态中时,使该同步遮罩控制信号无效。6.一种可基于一同步信号而运作之同步型半导体记忆体装置,此同步型半导体记忆体装置,系包含:一可用以储存写入资料之记忆体核心;一可用以接收该同步信号及产生一内部同步信号之第一输入电路;一可用以接收该写入资料及输出此写入资料至上述记忆体核心之第二输入电路;一用以接收一可遮罩写入资料之遮罩控制信号及输出此遮罩控制信号的第三输入电路;一连接至该等第一和第三输入电路之正反器电路,其可用以依据上述之内部同步信号,产生一同步遮罩控制信号;和一连接至该等第三输入电路和正反器电路之控制电路,其可用以在上述记忆体核心正处于一主动状态中时,基于一可指示其主动状态之主动辨识信号、和任一该等遮罩控制信号和同步遮罩控制信号,而产生一可选择性地解激其第二输入电路之控制信号。7.如申请专利范围第6项所申请之同步型半导体记忆体装置,其中之控制电路,可在其记忆体核心正处于一写入模态中时,依据一可指示其写入模态之写入模态辨识信号,使任一该等遮罩控制信号和同步遮罩控制信号无效。8.如申请专利范围第7项所申请之同步型半导体记忆体,其中之控制电路包含:一OR电路,其可接收上述之写入模态辨识信号,和任一该等遮罩控制信号和同步遮罩控制信号,以及可产生一OR输出信号;和一AND电路,其可接收该等OR输出信号和主动辨识信号,以及可产生上述之控制信号。9.如申请专利范围第8项所申请之同步型半导体记忆体装置,其中之同步型半导体记忆体装置,可依据上述用以设定一运作模态之同步信号,来接收多数之命令信号,此记忆体装置进一步包含:一连接至其第二输入电路之输出控制电路,其可用以接收上述之同步遮罩控制信号,以及可依据此同步遮罩控制信号,遮罩彼等来自其第二输入电路之写入资料,其中之写入控制电路,可提供写入资料至其记忆体核心,以及可依据彼等多数之命令信号,产生上述之写入模态辨识信号。10.如申请专利范围第9项所申请之同步型半导体记忆体装置,其中之记忆体核心,系包含多数连接至其输出控制电路之记忆体排组。图式简单说明:第1图系一可显示一先存技艺式SDRAM中之状态变换的简图;第2图系一先存技艺式输入/输出缓冲储存器之示意方块图;第3图系一可例示一输入缓冲储存器电路之第一先存技艺式范例的示意电路图;第4图系一可例示一输入缓冲储存器电路之第二先存技艺式范例的示意电路图;第5图系一可例示第4图之输入缓冲储存器电路的运作之时序图;第6图系一根据本发明之第一实施例所制SDRAM之示意方块图;第7图系第6图之SDRAM内所包含之一输入/输出缓冲储存器的示意方块图;第8图系第7图之SDRAM之输入/输出缓冲储存器内所包含的一个输入缓冲储存器之示意方块图;第9图系一可例示第6图之SDRAM的运作之协同时序和波形图;第10图系另一输入缓冲储存器电路之示意电路;而第11图则系一可例示另一SDRAM之运作的协同时序和波形图。 |
