| 主权项 |
1.一种LSI设计方法,该LSI系包含有接续布线层内之布线图案形成者,该方法包含有以下步骤,即:布局步骤,系由包含有多数细胞及其等间之接续之逻辑资料,形成接续布线层内之布线图案者;虚设图案产生步骤,系于沿单一方向延伸且相邻接之前述布线图案间,由该邻接之布线图案间隔第1距离插入与该邻接布线图案垂直之方向上呈连续状态之导电性虚设图案者;及电容撷取步骤,系撷取产生有前述虚设图案之前述邻接之布线图案间之电容値,作为因应前述第1距离之电容値者。2.如申请专利范围第1项之LSI设计方法,其中该虚设图案产生步骤中另具有一步骤,即,于前述接续布线层内之全面上产生虚设图案后,进一步将存在于由布线图案迄至第1距离内之区域中之虚设图案除去者。3.如申请专利范围第1项之LSI设计方法,其中上述邻接布线图案间之电容性系具有:第1区域,系使邻接布线图案间电容値对于邻接布线图案间之介电体之距离变动,有大幅变动者;及第2区域,其变动较该第1区域少者;于前述虚设图案产生步骤中,前述第1距离系选自对应于前述第2区域中最小距离之値者。4.如申请专利范围第1项之LSI设计方法,其中前述邻接布线图案间之电容性系具有:第1区域,系使邻接布线图案间电容値对于邻接布线图案间之介电体之距离变动,有大幅变动者;及第2区域,其变动较该第1区域少者;于前述虚设图案产生步骤中,前述第1距离系选自对应于前述第1区域中预定距离之値者。5.如申请专利范围第1项之LSI设计方法,其中前述邻接布线图案间之电容性系具有:第1区域,系使邻接布线图案间电容値对于邻接布线图案间之介电体之距离变动,有大幅变动者;及第2区域,其变动较该第1区域少者;于前述虚设图案产生步骤中,前述第1距离系选自对应于前述第2区域中最小距离及前述第1区域中预定距离之値者;前述电容撷取步骤中,前述布线图案与虚设图案间之距离系选自对应于前述最小距离之値时系撷取与该最小距离相对应之第1电容値,而前述布线图案与虚设图案间之距离系选自对应于前述预定距离时则撷取与该预定距离相对应之第2电容値。6.一种LSI设计之电脑程式,系使于电脑执行包含有接续布线层内之布线图案之形成之LSI设计步骤者,即,使于电脑执行以下步骤:布局步骤,系由包含有多数细胞及其等间之接续之逻辑资料形成接续布线层内之布线图案者;虚设图案产生步骤,系于沿单一方向延伸且相邻接之前述布线图案间,由该邻接之布线图案间隔第1距离插入与该邻接布线图案垂直之方向上呈连续状态之导电性虚设图案者;及电容撷取步骤,系撷取产生有前述虚设图案之前述邻接之布线图案间之电容値,作为因应前述第1距离之电容値者。7.一种半导体装置,系具有:多数布线图案,系形成于接续布线层内者;及导电性虚设图案,系与沿单一方向延伸且相邻接之前述布线图案间隔第1距离插入前述布线图案间,且于与该邻接布线图案垂直之方向上呈连续状态者。8.如申请专利范围第7项之半导体装置,其中前述邻接布线图案间之电容性系具有:第1区域,系使邻接布线图案间电容値对于邻接布线图案间之介电体之距离变动,有大幅变动者;及第2区域,其变动较该第1区域少者;而前述第1距离系对应于前述第2区域中最小距离之値者。9.如申请专利范围第7项之半导体装置,其中前述邻接布线图案间之电容性系具有:第1区域,系使邻接布线图案间电容値对于邻接布线图案间之介电体之距离变动,有大幅变动者;及第2区域,其变动较该第1区域少者;而前述第1距离系对应于前述第1区域中预定距离之値者。10.如申请专利范围第7项之半导体装置,其中前述邻接布线图案间之电容性系具有:第1区域,系使邻接布线图案间电容値对于邻接布线图案间之介电体之距离变动,有大幅变动者;及第2区域,其变动较该第1区域少者;而前述多数导电性虚设图案系包含有:第1导电性虚设图案,系前述第1距离对应于前述第2区域中最小距离之値者;及第2导电性虚设图案,系前述第1距离对应于前述第1区域中预定距离之値者。图式简单说明:第1图系显示本实施形态例之LSI设计步骤之流程图。第2图系显示藉逻辑设计而生成之逻辑电路之一形态图。第3图系用以说明信号滙流排之信号传播延迟时间之计算之图。第4图系显示虚设图案之形态图。第5图系显示虚设图案产生之第1形态图。第6图系显示虚设图案产生之第2形态图。第7图系显示虚设图案产生之第3形态图。第8图系显示第3形态之虚设图案之图。第9图系虚设图案产生步骤之流程图。第10图系LCR撷取步骤之流程图。第11图系用以说明LCR撷取之截面图。第12图系用以显示LCR撷取步骤中所利用之LCR参数表之例图。 |
