| 主权项 |
1.一种非挥发性记忆体电路单元,其中该多个非挥发性记忆体电路单元系两两相邻排列于横列方向上形成一非挥发性记忆体电路,该非挥发性记忆体电路单元至少包含:四条平行次位元线,分别为第一,第二,第三及第四条次位元线,且互相平行于直行方向;多条字元线,该多条字元线与该四条平行次位元线交叉,并以互相平行方式排列在横列方向上;记忆胞电晶体阵列,以该四条平行次位元线和该多条字元线交叉点所形成之电晶体源极和汲极,来形成该记忆胞电晶体阵列,该交叉点间为该记忆胞电晶体的通道长度,该记忆胞电晶体闸极连接该字元线;三个上区块选择电晶体,以并联之方式排列于该记忆胞电晶体阵列之一侧;三个下区块选择电晶体,以并联之方式排列于该记忆胞电晶体阵列之另一侧;一条主位元线,该主位元线分别通过该三个上区块选择电晶体以连接该多条次位元线,其中该主位元线通过该第二上区块选择电晶体连接该第二条次位元线前端,并且分别通过该第一和该第三上区块选择电晶体连接该第一和该第三条次位元线前端部分;一条浮接地线,该浮接地线分别通过该三个下区块选择电晶体以连接该多条次位元线,其中该浮接地线通过该第二下区块选择电晶体连接该第四条次位元线后端,并且分别通过该第一下区块选择电晶连接该第三条次位元线后端部分,和通过该第三下区块选择电晶体连接下一个该基本记忆体电路单位中之第一条次位元线后端部分;三条上区块选择位元线,控制该上区块选择电晶体以选择该记忆胞电晶体阵列之直行位址,该上区块选择位元线平行于该多条字元线,且分别建构于该多条字元线之一侧,该每一条上区块选择位元线连接每一个上区块选择电晶体;及三条下区块选择位元线,控制该下区块选择电晶体以选择该记忆胞电晶体阵列之直行位址,该下区块选择位元线平行于该多条字元线,且分别建构于该多条字元线之另一侧,该每一条下区块选择位元线连接每一个下区块选择电晶体。2.如申请专利范围第1项所述之非挥发性记忆体电路单元,其中上述之次位元线是以N+埋藏扩散层所制成。3.如申请专利范围第1项所述之非挥发性记忆体电路单元,其中上述之选择电晶体和记忆胞电晶体均是平面型金属氧化半导体电晶体的设计。4.如申请专利范围第1项所述之非挥发性记忆体电路单元,其中上述之主位元线和该浮接地线是以金属制成。5.如申请专利范围第1项所述之非挥发性记忆体电路单元,其中上述之每一条上区块选择位元线,连接一个该上区块选择电晶体闸极,而该上区块选择电晶体汲极连接该主位元线,源极连接该次位元线。6.如申请专利范围第1项所述之非挥发性记忆体电路单元,其中上述之每一条下区块选择位元线,连接一个该下区块选择电晶体闸极,而该下区块选择电晶体汲极连接该浮接地线,源极连接该次位元线。7.如申请专利范围第1项所述之非挥发性记忆体电路单元,其中上述之读取记忆胞电晶体阵列资料,是由该上/下区块选择位元线决定所选取记忆胞电晶体直行位址,该多条字元线决定所选取记忆胞电晶体横列位址。8.一种非挥发性记忆体电路单元,其中该多个非挥发性记忆体电路单元系两两相邻排列于横列方向上形成一非挥发性记忆体电路,该非挥发性记忆体电路单元至少包含:四条平行次位元线,分别为第一,第二,第三及第四条次位元线,且互相平行于直行方向;多条字元线,该多条字元线与该四条平行次位元线交叉,并以互相平行方式排列在横列方向上;记忆胞电晶体阵列,以该四条平行次位元线和该多条字元线交叉点所形成之电晶体源极和汲极,来形成该记忆胞电晶体阵列,该交叉点间为该记忆胞电晶体的通道长度,该记忆胞电晶体闸极连接该字元线;四个上区块选择电晶体,以并联之方式排列于该记忆胞电晶体阵列之一侧;四个下区块选择电晶体,以并联之方式排列于该记忆胞电晶体阵列之另一侧;一条主位元线,该主位元线分别通过该四个上区块选择电晶体以连接该多条次位元线,其中该主位元线通过该第二和第三上区块选择电晶体连接该第二条次位元线前端,并且分别通过该第一和该第四上区块选择电晶体连接该第一和该第三条次位元线前端部分;一条浮接地线,该浮接地线分别通过该四个下区块选择电晶体以连接该多条次位元线,其中该浮接地线通过该第二和第三下区块选择电晶体连接该第四条次位元线后端,并且分别通过该第一下区块选择电晶连接该第三条次位元线后端部分,和通过该第四下区块选择电晶体连接下一个该基本记忆体电路单位中之第一条次位元线后端部分;二条上区块选择位元线,分别为第一及第二条上区块选择位元线,控制该上区块选择电晶体以选择该记忆胞电晶体阵列之直行位址,该上区块选择位元线平行于该多条字元线,且分别建构于该多条字元线之一侧,该第一条上区块选择位元线连接第一和第二个上区块选择电晶体,该第二条上区块选择位元线连接第三和第四个上区块选择电晶体;及二条下区块选择位元线,分别为第一及第二条下区块选择位元线,控制该下区块选择电晶体以选择该记忆胞电晶体阵列之直行位址,该下区块选择位元线平行于该多条字元线,且分别建构于该多条字元线之另一侧,该第一条下区块选择位元线连接第一和第二个下区块选择电晶体,该第二条下区块选择位元线连接第三和第四个下区块选择电晶体。9.如申请专利范围第8项所述之非挥发性记忆体电路单元,其中上述之次位元线是以N+埋藏扩散层所制成。10.如申请专利范围第8项所述之非挥发性记忆体电路单元,其中上述之选择电晶体和记忆胞电晶体均是平面型金属氧化半导体电晶体的设计。11.如申请专利范围第8项所述之非挥发性记忆体电路单元,其中上述之主位元线和浮接地线是以金属制成。12.如申请专利范围第8项所述之非挥发性记忆体电路单元,其中上述之每一条上区块选择位元线,连接两个该上区块选择电晶体闸极,而该上区块选择电晶体汲极连接该主位元线,源极连接该次位元线。13.如申请专利范围第8项所述之非挥发性记忆体电路单元,其中上述之每一条下区块选择位元线,连接两个该下区块选择电晶体闸极,而该下区块选择电晶体汲极连接该浮接地线,源极连接该次位元线。14.如申请专利范围第8项所述之非挥发性记忆体电路单元,其中上述之读取记忆胞电晶体阵列资料,是由该上/下区块选择位元线决定所选取记忆胞电晶体直行位址,该多条字元线决定所选取记忆胞电晶体横列位址。15.一种非挥发性记忆体电路单元,其中该多个非挥发性记忆体电路单元系两两相邻排列于横列方向上形成一非挥发性记忆体电路,该非挥发性记忆体电路单元至少包含:八条平行次位元线,分别为第一、第二、第三、第四、第五、第六、第七及第八条次位元线,且互相平行于直行方向;多条字元线,该多条字元线与该八条次位元线交叉,并以互相平行方式排列在横列方向上;记忆胞电晶体阵列,以该八条平行次位元线和该多条字元线交叉点所形成之电晶体源极和汲极,来形成该记忆胞电晶体阵列,该交叉点间为该记忆胞电晶体的通道长度,该记忆胞电晶体闸极连接该字元线;六个上区块选择电晶体,其中第一、第二、第三个上区块选择电晶体并联成第一组,第四、第五、第六个上区块选择电晶体并联成第二组,且位于该记忆胞电晶体阵列之一侧;六个下区块选择电晶体,以并联之方式排列,且位于该记忆胞电晶体阵列之另一侧;二条主位元线,该第一条主位元线分别通过该第一组之该三个上区块选择电晶体以连接该多条次位元线,其中该第一主位元线通过该第二上区块选择电晶体连接该第二条次位元线前端,并且分别通过该第一和该第三上区块选择电晶体连接该第一和该第三条次位元线前端部分,该第二条主位元线分别通过该第二组三个上区块选择电晶体以连接该多条次位元线,其中该第二条主位元线通过该第五上区块选择电晶体连接该第六条次位元线前端,并且分别通过该第四和该第六上区块选择电晶体连接该第五和该第七条次位元线前端部分;一条浮接地线,该浮接地线分别通过该六个下区块选择电晶体以连接该多条次位元线,其中该浮接地线分别通过该第二和第五下区块选择电晶体连接该第四和第八条次位元线后端,并且分别通过该第一、第三和第四下区块选择电晶连接该第三、第五和第七条次位元线后端部分,和通过该第六下区块选择电晶体连接下一个该基本记忆体电路单位中之第一条次位元线后端部分;以及三条上区块选择位元线,控制该上区块选择电晶体以选择该记忆胞电晶体阵列之直行位址,该上区块选择位元线平行于该多条字元线,且分别建构于该多条字元线之一侧,该第一条上区块选择位元线连接第一和第四个上区块选择电晶体,该第二条上区块选择位元线连接第二和第五个上区块选择电晶体,该第三条上区块选择位元线连接第三和第六个上区块选择电晶体;及六条下区块选择位元线,控制该下区块选择电晶体以选择该记忆胞电晶体阵列之直行位址,该下区块选择位元线平行于该多条字元线,且分别建构于该多条字元线之另一侧,该每一条下区块选择位元线连接该每一个下区块选择电晶体。16.如申请专利范围第15项所述之非挥发性记忆体电路单元,其中上述之次位元线是以N+埋藏扩散层所制成。17.如申请专利范围第15项所述之非挥发性记忆体电路单元,其中上述之选择电晶体和记忆胞电晶体均是平面型金属氧化半导体电晶体的设计。18.如申请专利范围第15项所述之非挥发性记忆体电路单元,其中上述之主位元线和浮接地线是以金属制成。19.如申请专利范围第15项所述之非挥发性记忆体电路单元,其中上述之每一条上区块选择位元线连接一个该上区块选择电晶体闸极,而该上区块选择电晶体汲极连接该主位元线,源极连接该次位元线。20.如申请专利范围第15项所述之非挥发性记忆体电路单元,其中上述之每一条下区块选择位元线连接一个该下区块选择电晶体闸极,而该下区块选择电晶体汲极连接该浮接地线,源极连接该次位元线。21.如申请专利范围第15项所述之非挥发性记忆体电路单元,其中上述之读取记忆胞电晶体阵列资料,是由该上/下区块选择位元线决定所选取记忆胞电晶体直行位址,该多条字元线决定所选取记忆胞电晶体横列位址。22.一种非挥发性记忆体电路单元,其中该多个非挥发性记忆体电路单元系两两相邻排列于横列方向上形成一非挥发性记忆体电路,该非挥发性记忆体电路单元至少包含:八条平行次位元线,分别为第一、第二、第三、第四、第五、第六、第七及第八条次位元线,且互相平行于直行方向;多条字元线,该多条字元线与该八条次位元线交叉,并以互相平行方式排列在横列方向上;记忆胞电晶体阵列,以该八条平行次位元线和该多条字元线交叉点所形成之电晶体源极和汲极,来形成该记忆胞电晶体,该交叉点间为该记忆胞电晶体的通道长度,该记忆胞电晶体闸极连接该字元线;八个上区块选择电晶体,其中第一、第二、第三和第四个上区块选择电晶体并联成第一组,第五、第六、第七和第八个上区块选择电晶体并联成第二组,于该记忆胞电晶体阵列之一侧;八个下区块选择电晶体,以并联之方式排列,于该记忆胞电晶体阵列之另一侧;二条主位元线,该第一条主位元线分别通过该第一组四个上区块选择电晶体以连接该多条次位元线,其中该第一主位元线分别通过该第二和第三个上区块选择电晶体连接该第二条次位元线前端,并且分别通过该第一和该第三上区块选择电晶体连接该第一和该第三条次位元线前端部分;该第二条主位元线分别通过该第二组四个上区块选择电晶体以连接该多条次位元线,其中该第二条主位元线分别通过该第六和第七上区块选择电晶体连接该第六条次位元线前端,并且分别通过该第五和第八上区块选择电晶体连接该第五和该第七条次位元线前端部分;一条浮接地线,该浮接地线分别通过该八个下区块选择电晶体以连接该多条次位元线,其中该浮接地线分别通过该第二和第三下区块选择电晶体连接该第四条次位元线后端,并分别通过该第六和第七下区块选择电晶体连接该第八条次位元线后端,和分别通过该第一、第四和第五下区块选择电晶体连接该第三、第五和第七条次位元线后端部分,和通过该第八下区块选择电晶体连接下一个该基本记忆体电路单位中之第一条次位元线后端部分;以及二条上区块选择位元线,控制该上区块选择电晶体以选择该记忆胞电晶体阵列之直行位址,该上区块选择位元线平行于该多条字元线,且分别建构于该多条字元线之一侧,该第一条上区块选择位元线连接该第一、第二、第五和第六个上区块选择电晶体,该第二条上区块选择位元线连接该第三、第四、第七和第八个上区块选择电晶体;及四条下区块选择位元线,控制该下区块选择电晶体以选择该记忆胞电晶体阵列之直行位址,该下区块选择位元线平行于该多条字元线,且分别建构于该多条字元线之另一侧,该第一条下区块选择位元线连接该第一和第二个下区块选择电晶体,该第二条下区块选择位元线连接该第三、第四个下区块选择电晶体,该第三条下区块选择位元线连接该第五和第六个下区块选择电晶体,该第四条下区块选择位元线连接该第七、第八个下区块选择电晶体。23.如申请专利范围第22项所述之非挥发性记忆体电路单元,其中上述之次位元线是以N+埋藏扩散层所制成。24.如申请专利范围第22项所述之非挥发性记忆体电路单元,其中上述之选择电晶体和该记忆胞电晶体阵列均是平面型金属氧化半导体电晶体的设计。25.如申请专利范围第22项所述之非挥发性记忆体电路单元,其中上述之主位元线和浮接地线是以金属制成。26.如申请专利范围第22项所述之非挥发性记忆体电路单元,其中上述之每一条上区块选择位元线连接该四个上区块选择电晶体闸极,其中该两个上区块选择电晶体汲极连接该第一主位元线,另外该两个上区块选择电晶体汲极连接该第二主位元线,该四个上区块选择电晶体源极连接该次位元线。27.如申请专利范围第22项所述之非挥发性记忆体电路单元,其中上述之每一条下区块选择位元线连接两个该下区块选择电晶体闸极,该两个下区块选择电晶体源极连接该次位元线,而该两个下区块选择电晶体汲极连接该浮接地线。28.如申请专利范围第22项所述之非挥发性记忆体电路单元,其中上述之读取记忆胞电晶体阵列资料,是由该上/下区块选择位元线决定所选取记忆胞电晶体直行位址,该多条字元线决定所选取记忆胞电晶体横列位址。图式简单说明:第1图所示为传统以平面记忆胞型设计之非挥发性记忆体电路图;第2图所示为依照本发明第一实施例以平面记忆胞型设计之非挥发性记忆体电路图;第3a和3b图所示为依照本发明第一实施例的选取一个记忆胞电晶体之部分电路图;第4图所示为依照本发明第一实施例的选取两个记忆胞电晶体之部分电路图;第5图所示为依照本发明第一实施例的电路制程图;第6图所示为依照本发明第一实施例的电路布局图;第7图所示为依照本发明第二实施例以平面记忆胞型设计之非挥发性记忆体电路图;第8图所示为依照本发明第二实施例的电路布局图;第9图所示为依照本发明第二实施例的电路另一布局图;第10图所示为依照本发明第三实施例以平面记忆胞型设计之非挥发性记忆体电路图;第11图所示为依照本发明第四实施例以平面记忆胞型设计之非挥发性记忆体电路图。 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