| 主权项 |
1.一种周边元件交互连接(Peripheral ComponentInterconnect,PCI)滙流排周期单步中断除错的方法,该方法至少包含下列步骤:由滙流排主宰(bus master)发出一要求讯号(REQ#)要求该滙流排周期的控制权;将该滙流排周期的位址(address),资料(data),指令(command),位元致能(BE#)等讯号状态予以栓锁并透过显示器显示;当PCI仲裁(arbiter)回应一认可讯号(ACK#)认可后,于次一该滙流排周期发送特定的该位址、该指令、框讯号(FRAME#)与IRDY#备妥等讯号;将该特定的位址、指令经一标的装置(Target Device)解码后,由该标的装置发出一装置选择讯号(DEVSEL#);显示前一该滙流排周期期间所栓锁住的该位址,该资料,该指令,该位元致能等讯号状态于显示器上;及藉由一切换开关,送出一TRDY#备妥讯号,以结束该PCI滙流排周期。2.如申请专利范围第1项所述之方法,其中上述由该标的装置发出该装置选择讯号的步骤,系将该装置选择讯号维持在低电位,以藉由该滙流排主宰的周期暂停该PCI滙流排上之动作。3.如申请专利范围第1项所述之方法,其中上述之结束该PCI滙流排周期的步骤系藉由该TRDY#备妥讯号结束时同时将该装置选择讯号拉为高电位,以通知该滙流排主宰结束该滙流排周期。4.如申请专利范围第1项所述之方法,其中上述之切换开关,系透过一弹跳抑制电路消除在开/关的转换时,所产生不被预期的弹跳现象。5.一种周边元件交互连接滙流排周期(Peripheral Component Interconnect bus cycle;PCIbus cyc1e)单步中断除错卡,该除错卡至少包含:一位址/指令栓锁控制逻辑电路,用以产生该位址/指令控制信号,并透过一位址/指令栓锁器栓锁该位址/指令;一位址/指令缓冲器控制逻辑电路,藉由上述所栓锁的该位址/指令输出一控制信号至一位址/指令缓冲器;一资料/位元致能讯号栓锁控制逻辑电路,用以产生该资料/位元致能滙流排的栓锁控制信号,并藉由一资料/位元致能讯号栓锁器栓锁住该资料/位元致能讯号;一滙流排主宰(bus master)控制信号产生逻辑电路,用以发出要求讯号(REQ#)要求该滙流排的控制权;及一切换开关,送出一TRDY#备妥讯号,以通知该PCI滙流排周期单步中断除错卡上之该滙流排主宰结束该PCI滙流排周期。6.如申请专利范围第5项所述之PCI滙流排周期单步中断除错卡,其中上述位址/指令栓锁控制逻辑电路更包含一位址/指令解码逻辑电路,用以对该位址/指令进行解码,以确定该位址/指令是否为该PCI滙流排周期之标的装置(target device)。7.如申请专利范围第6项所述之PCI滙流排周期单步中断除错卡,其中更包含符合该PCI滙流排周期之标的装置(target device)时,藉由一装置选择讯号(DEVSEL#)产生逻辑电路,在次一该PCI滙流排周期中送出该装置选择讯号,以作为回应的步骤。8.如申请专利范围第5项所述之PCI滙流排周期单步中断除错卡,其中上述之位址/指令缓冲器系透过一显示器电路显示该位址/指令以进行检测。9.如申请专利范围第5项所述之PCI滙流排周期单步中断除错卡,其中上述之资料/位元致能讯号栓锁器系透过一显示器电路显示该资料/位元致能讯号以进行检测。10.如申请专利范围第5项所述之PCI滙流排周期单步中断除错卡,其中上述之滙流排主宰控制信号产生逻辑电路,更透过一滙流排主宰位址/资料产生逻辑电路,使前一该PCI滙流排周期期间所栓锁住的该位址/资料讯号状态,并将该位址/资料讯号显示该显示器上。11.如申请专利范围第5项所述之PCI滙流排周期单步中断除错卡,其中上述之滙流排主宰控制信号产生逻辑电路,更透过一滙流排主宰指令/位元致能产生逻辑电路,使前一该PCI滙流排周期期间所栓锁住的该指令/位元致能讯号状态,并将该指令/位元致能讯号显示于该显示器上。12.如申请专利范围第5项所述之PCI滙流排周期单步中断除错卡,其中上述之结束该PCI滙流排周期系藉由该TRDY#备妥讯号结束时同时将该装置选择讯号拉为高电位,以通知该PCI滙流排周期单步中断除错卡上之该滙流排主宰结束该PCI滙流排周期。13.如申请专利范围第5项所述之PCI滙流排周期单步中断除错卡,其中上述之切换开关,系透过一弹跳抑制电路消除在开/关的转换时,所产生不被预期的弹跳现象。图式简单说明:第1图为习知计算机系统之结构方块图;第2图为本实施例时序图,描绘不同滙流排传输频率,与依据PCI滙流排传输频率所产生之取样时序的关系;及第3图为本发明实施例之单步中断除错讯号流程示意图; |
