| 主权项 |
1.一种可程式数位装置,包括:复数个组态资料,对应于复数个既定数位函数其中任一函数;以及一组态暂存器,用于接收并储存该复数个组态资料以使该装置可根据该组态资料而被配置于实现该复数个既定数位函数其中任一函数。2.如申请专利范围第1项所述之装置,尚包括:一可程式数位电路区块,可选择性地配置于实现复数种既定数位函数其中任一种函数,其中该可程式数位电路方块可由该既定数位函数动态配置为该既定数位函数中之任一种函数,其中该可程式数位电路区块包括:该组态暂存器,用于接收并储存对应于该复数种既定函数中任一函数的该复数个组态资料,其中该组态暂存器配置该可程式数位电路区块以达成该项基于该组态资料而实现该复数种既定数位函数其中任一函数的的步骤;以及复制个可选择数位电路,其系根据该复数个既定数位函数而定,以使该可程式数位电路区块的尺寸最小化,其中该组态暂存器配置并选择该复数个该可选择逻辑电路其中任一电路,以根据该组态资料实现该复数种既定数位函数其中之一函数。3.如申请专利范围第2项所述之装置,其中该装置系一控制器装置。4.如申请专利范围第1.2或3项所述之装置,其中该可程式数位电路区块为第一与第二可程式数位电路区块,该组态暂存器为第一与第二组态暂存器,且该复制个可选择逻辑电路为第一与第二复数个可选择逻辑电路。5.如申请专利范围第2项所述之装置,其中该可程式数位电路区块大于一区块且为一阵列。6.如申请专利范围第2.3或5项所述之装置,其中该可程式数位电路区块可选择式地配置为彼此以串列方式相耦合。7.如申请专利范围第2.3或5项所述之装置,其中该可程式数位电路区块可选择式地配置为彼此以并列方式相耦合。8.如申请专利范围第5项所述之装置,其中该阵列包括第一群组的可程式数位电路区块以及第二群组的可程式数位电路区块。9.如申请专利范围第2.3或8项所述之装置,其中该可程式数位电路区块可被配置于实现复数种既定数位函数其中之任一函数,其中该复数种既定数位函数包括计时器、计数器、脉冲宽度调变器(PWM)、循环冗余产生器∕检查器(CRC)、伪随机序列产生器(PRS)、死区域延迟、UART传输器、UART接收器、主SPI,以及仆SPI。10.如申请专利范围第2.3或8项所述之装置,其中该既定数位方块可被配置为该复数种既定函数,且该第二群组的既定数位区块可被配置为实现第二复数个数位函数中的任一函数,其中该既定数位功能或第二复数个数位函数包括记时器、计数器、脉冲宽度调变器(PWM)、循环冗余产生器∕检查器(CRC)、伪随机序列产生器(PRS),以及死区域延迟。11.如申请专利范围第2.3或5项所述之装置,其中该既定数位函数位8-位元的既定数位函数。12.如申请专利范围第1项所述之装置,尚包括:一系统输入,用于输入该复数个对应于复数个既定数位函数其中任一函数的组态资料;该组态暂存器耦合至该系统输入以接收并储存该复数个组态资料并用于配置该可程式数位电路区块以达成该项根据该组态资料而实现复数个既定数位函数之任一函数的步骤,其中该组态暂存器可使用该复数个组态资料加以动态规划;复数个可选择逻辑电路,其系根据该复数个既定数位函数而定,以便使该可程式数位电路区块之尺寸最小化,其中该组态暂存器根据该组态资料配置并选择该可选择数位电路中的任一电路以实现该复数个既定数位函数其中之一;以及一资料暂存器,耦合至该可选择逻辑电路以储存与该复数个既定数位函数之任一函数相关联的资料。13.如申请专利范围第12项所述之装置,其中的可程式数位电路区块系一控制器装置。14.如申请专利范围第12项所述之装置,其中的可程式数位电路区块大于一区块且为一阵列。15.如申请专利范围第12.13或14项所述之装置,尚包括:一或多个输入,用于接收与该复数个既定数位函数其中任一函数相关联的输入资料;一或多个输出,用于输出与该复数个既定数位函数之任一函数相关联的输出资料;以及至少一用于接收时脉讯号的时脉输入。16.如申请专利范围第15项所述之装置,其中该组态暂存器根据该组态资料而配置并选择该一或多个输入、该一或多个输出,以及该时脉输入。17.如申请专利范围第15项所述之装置,尚包括:一或多个叠接输入,用于自一或多个相邻的可程式数位电路区块中接收资料;以及一或多个叠接输出,用于将资料输出至该一或多个相邻的可程式数位电路区块。18.如申请专利范围第17项所述之装置,其中该组态暂存器根据该组态资料而配置并选择该一或多个叠接输入与该一或多个叠接输出。19.如申请专利范围第12.13或14项所述之装置,其中该既定数位函数包括记时器、计数器、脉冲宽度调变器(PWM)、循环冗余产生器∕检查器(CRC)、伪随机序列产生器(PRS)、死区域延迟、UART传输器、UART接收器、主SPI,以及仆SPI。20.如申请专利范围第12.13或14项所述之装置,其中该既定数位函数包括记时器、计数器、脉冲宽度调变器(PWM)、循环冗余产生器∕检查器(CRC)、伪随机序列产生器(PRS),以及死区城延迟。21.如申请专利范围第12.13或14项所述之装置,其中该既定数位函数位8-位元既定数位函数。22.一种规划可程式数位电路区块的方法,包括下列步骤:(a)将复数个对应于复数个既定数位函数之任一函数的组态资料载入至该可程式数位电路区块之组态暂存器;以及(b)根据该组态资料,配置该可程式数位电路区块以实现该复数个既定数位函数之任一函数,其中a)与b)以动态方式实现。23.如申请专利范围第22项所述之方法,其中该既定数位函数包括记时器、计数器、脉冲宽度调变器(PWM)、循环冗余产生器∕检查器(CRC)、伪随机序列产生器(PRS)、死区域延迟、UART传输器、UART接收器、主SPI,以及仆SPI。24.如申请专利范围第22项所述之方法,其中该既定数位函数包括记时器、计数器、脉冲宽度调变器(PWM)、循环冗余产生器∕检查器(CRC)、伪随机序列产生器(PRS),以及死区域延迟。25.如申请专利范围第22项所述之方法,其中该既定数位函数位8-位元既定数位函数。图式简单说明:图1说明如本发明之一实施例所述之可程式数位电路区块。图2说明示例性可程式数位装置之方块图,该数位装置具有复数个如本发明之实施例所述之可程式数位电路区块。图3说明如本发明之实施例所述之可程式数位电路区块之计时器组态的方块图。图4说明如本发明之实施例所述之可程式数位电路区块之计数器组态的方块图。图5说明如本发明之实施例所述之可程式数位电路区块之脉冲宽度调变器(PWM)组态的方块图。图6说明如本发明之实施例所述之可程式数位电路区块之UART传输器组态的方块图。图7说明如本发明之实施例所述之可程式数位电路区块之UART接收器组态的方块图。图8说明如本发明之实施例所述之可程式数位电路区块之主SPI组态的方块图。图9说明如本发明之实施例所述之可程式数位电路区块之仆SPI组态的方块图。 |
