| 主权项 |
1.一种半导体记忆装置,其特征在于包含:第一记忆元件,其系根据电阻値变化记忆第一状态或第二状态,前述第一记忆元件分别具有一方端部和他方端部,前述第一记忆元件为互相并排配置;第一配线,其系分别连接于前述第一记忆元件的前述一方端部;及第二配线,其系与前述第一配线平行,并分别连接于前述第一记忆元件的前述他方端部;其中,藉由从前述第一配线或前述第二配线的一方透过前述第一记忆元件使电流流到前述第一配线或前述第二配线的他方,读出记忆于前述第一记忆元件的前述第一或第二状态。2.如申请专利范围第1项之半导体记忆装置,其中进一步包含第三配线,其系设成隔着前述第一配线或前述第二配线而和前述第一记忆元件成相反侧并配置于第一方向,前述第一及第二配线则配置于和前述第一方向不同的第二方向,前述第三配线系与前述第一及第二配线电气分离,使用前述第三配线和前述第一配线或前述第二配线的一方在前述第一记忆元件写入前述第一或第二状态。3.如申请专利范围第2项之半导体记忆装置,其中前述第三配线配置于连结前述第一记忆元件和前述第一配线的连接部及前述第一记忆元件和前述第二配线的连接部之延长线上。4.如申请专利范围第2项之半导体记忆装置,其中前述第一方向和前述第二方向直交。5.如申请专利范围第1项之半导体记忆装置,其中进一步包含第三配线,其系设成隔着前述第一配线而和前述第一记忆元件成相反侧并配置于第一方向,前述第一及第二配线则配置于和前述第一方向不同的第二方向,前述第三配线系与前述第一及第二配线电气分离,使用前述第三配线和前述第一配线或前述第二配线的一方在前述第一记忆元件写入前述第一或第二状态,前述第三配线为MISFET的闸极。6.如申请专利范围第5项之半导体记忆装置,其中前述第三配线配置于连结前述第一记忆元件和前述第一配线的连接部及前述第一记忆元件和前述第二配线的连接部之延长线上。7.如申请专利范围第5项之半导体记忆装置,其中前述第一方向和前述第二方向直交。8.如申请专利范围第2项之半导体记忆装置,其中进一步包含第二记忆元件,其系设成隔着前述第三配线而和前述第一记忆元件成相反侧,前述第二记忆元件根据电阻値变化记忆第一状态或第二状态,前述第二记忆元件分别具有一方端部和他方端部,前述第二记忆元件为互相并排配置;第四配线,和前述第一及第二配平行,分别连接于前述第二记忆元件的前述一方端部,并与前述第三配线电气分离;及第五配线,和前述第一及第二配线平行,分别连接于前述第二记忆元件的前述他方端部。9.如申请专利范围第5项之半导体记忆装置,其中进一步包含第二记忆元件,其系设成隔着前述第二配线而和前述第一记忆元件成相反侧,前述第二记忆元件分别具有一方端部和他方端部,其一方端部连接于前述第二配线,前述第二记忆元件根据电阻値变化记忆第一状态或第二状态,前述第二记忆元件为互相并排配置;第四配线,和前述第一及第二配线平行,分别连接于前述第二记忆元件的前述他方端部;及,第五配线,和前述第三配线平行,设于隔着前述第四配线而和前述第二记忆元件成相反侧,并其前述第四配线电气分离。10.如申请专利范围第2项之半导体记忆装置,其中前述第二配线膜厚比前述第一配线膜厚为薄。11.如申请专利范围第2项之半导体记忆装置,其中前述第一配线膜厚比前述第二配线膜厚为薄。12.如申请专利范围第1项之半导体记忆装置,其中前述第一记忆元件为通道磁阻效果元件。13.如申请专利范围第1项之半导体记忆装置,其中前述第一记忆元件和前述第一及第二配线配置成梯子型。14.如申请专利范围第1项之半导体记忆装置,其中进一步包含恒定电压产生电路,其系施加一定电压给前述第一配线或前述第二配线;及接地电路,使前述第一配线或前述第二配线接地。15.如申请专利范围第14项之半导体记忆装置,其中前述恒定电压产生电路连接于前述第一配线或前述第二配线的一方,前述接地电路透过电阻元件连接于前述第一配线或第二配线的他方,读出时的前述电流从前述第一配线或前述第二配线的一方流向前述第一配线或前述第二配线的他方。16.如申请专利范围第14项之半导体记忆装置,其中前述第一配线及前述第二配线具有一方端部和他方端部,前述恒定电压产生电路连接于前述第一配线或前述第二配线的前述一方端部,前述接地电路透过前述电阻元件连接于前述第一配线或前述第二配线的前述他方端部。17.如申请专利范围第14项之半导体记忆装置,其中进一步包含感测电路,其系连接于前述恒定电压产生电路或前述接地电路。18.如申请专利范围第1项之半导体记忆装置,其中进一步包含感测电路,其系从前述电流的电流値辨别前述第一或第二状态。19.一种半导体记忆装置之制造方法,其特征在于:其系使用根据电阻値变化记忆第一状态或第二状态的记忆元件的半导体记忆装置之制造方法,其包含以下制程:在半导体基板上形成第一绝缘膜;在前述第一绝缘膜上形成第一配线;在前述第一配线上形成前述记忆元件;在前述记忆元件间形成第二绝缘膜;在前述记忆元件及前述第二绝缘膜上形成和前述第一配线平行的第二配线;在前述第二配线上形成第三绝缘膜;及在前述第三绝缘膜上形成和前述第一及第二配线直交的第三配线;前述第三配线系通过连结前述记忆元件和前述第一配线的连接部及前述记忆元件和前述第二配线的连接部之延长线上。20.一种半导体记忆装置之制造方法,其特征在于:其系使用根据电阻値变化记忆第一状态或第二状态的记忆元件的半导体记忆装置之制造方法,包含以下制程:在半导体基板上形成闸极;在前述闸极间及前述闸极上形成第一绝缘膜;在前述第一绝缘膜上形成和前述闸极直交的第一配线;在前述闸极上方的前述第一配线上形成前述记忆元件;在前述记忆元件间形成第二绝缘膜;及在前述记忆元件及前述第二绝缘膜上形成和前述第一配线平行的第二配线。21.一种半导体记忆装置之制造方法,其特征在于:其系使用根据电阻値变化记忆第一状态或第二状态的记忆元的半导体记忆装置之制造方法,包含以下制程:在半导体基板上形成第一绝缘膜;在前述第一绝缘膜上形成第一配线;在前述第一配线上形成和前述第一配线直交的直线状前述记忆元件;在前述记忆元件间形成第二绝缘膜;在前述记忆元件及前述第二绝缘膜上形成和前述第一配线平行的第二配线;以前述第二配线为遮罩,将前述记忆元件图案化成岛状;在前述第二配线上形成第三绝缘膜;及在前述第三绝缘膜上形成和前述第一及第二配线直交的第三配线;前述第三配线系通过连结前述记忆元件和前述第一配线的连接部及前述记忆元件和前述第二配线的连接部之延长线上。22.如申请专利范围第19项之半导体记忆装置之制造方法,其中前述记忆元件为通道磁阻效果元件。23.如申请专利范围第20项之半导体记忆装置之制造方法,其中前述记忆元件为通道磁阻效果元件。24.如申请专利范围第21项之半导体记忆装置之制造方法,其中前述记忆元件为通道磁阻效果元件。图式简单说明:图1为显示图于本发明第一实施形态的半导体记忆装置的等效电路之图。图2为显示关于本发明第一实施形态的半导体记忆装置的记忆胞阵列之图。图3为显示关于本发明第一实施形态的半导体记忆装置的写入动作之图。图4为显示关于本发明第一实施形态的半导体记忆装置的读出动作之图。图5为显示关于本发明第一实施形态的半导体记忆装置的截面图。图6为显示关于本发明第一实施形态的半导体记忆装置的制程的截面图。图7为显示接着图6的关于本发明第一实施形态的半导体记忆装置的制程的截面图。图8为显示接着图7的关于本发明第一实施形态的半导体记忆装置的制程的截面图。图9为显示接着图8的关于本发明第一实施形态的半导体记忆装置的制程的截面图。图10为显示接着图9的关于本发明第一实施形态的半导体记忆装置的制程的截面图。图11为显示接着图10的关于本发明第一实施形态的半导体记忆装置的制程的截面图。图12为显示在本发明第一至第三实施形态所用的光罩图案的上面图。图13A、13B、13C、13D为显示本发明半导体记忆装置的TMR元件构造的截面图。图14为显示并排胞数和电流变化量的关系之图。图15为显示关于本发明第二实施形态的半导体记忆装置的截面图。图16为显示关于本发明第二实施形态的半导体记忆装置的制程的截面图。图17本显示接着图16的关于本发明第二实施形态的半导体记忆装置的制程的截面图。图18为显示接着图17的关于本发明第二实施形态的半导体记忆装置的制程的截面图。图19为显示接着图18的关于本发明第二实施形态的半导体记忆装置的制程的截面图。图20为显示接着图19的关于本发明第二实施形态的半导体记忆装置的制程的截面图。图21为显示接着图20的关于本发明第二实施形态的半导体记忆装置的制程的截面图。图22为显示关于本发明第三实施形态的半导体记忆装置的截面图。图23为显示关于本发明第三实施形态的半导体记忆装置的制程的截面图。图24为显示接着图23的关于本发明第三实施形态的半导体记忆装置的制程的截面图。图25为显示接着图24的关于本发明第三实施形态的半导体记忆装置的制程的截面图。图26为显示接着图25的关于本发明第三实施形态的半导体记忆装置的制程的截面图。图27为显示接着图26的关于本发明第三实施形态的半导体记忆装置的制程的截面图。图28为显示接着图27的关于本发明第三实施形态的半导体记忆装置的制程的截面图。图29为显示接着图28的关于本发明第三实施形态的半导体记忆装置的制程的截面图。图30A为显示关于本发明第四实施形态的半导体记忆装置的截面图。图30B为显示关于本发明第四实施形态的多重构造半导体记忆装置的截面图。图31为显示关于本发明第五实施形态的半导体记忆装置的截面图。图32为显示关于本发明第六实施形态的半导体记忆装置的截面图。图33为显示关于本发明第七实施形态的半导体记忆装置的截面图。图34为显示习知技术的半导体装置的截面图。图35为显示习知技术的半导体记忆装置的等效电路之图。 |
