| 主权项 |
1.一种具有独立抹除闸极之分离闸极式快闪记忆体,包括:一基底,该基底中具有一第一掺杂区及一第二掺杂区;一第一导电层,设置于该基底上,且与该第一掺杂区电性接触;一浮置闸极,设置于该第一导电层下半部侧壁,且分别与该第一导电层及该基底绝缘;一第一绝缘层,设置于该浮置闸极上;一控制闸极,设置于该浮置闸极侧壁,且分别与该浮置闸极及该基底绝缘;一绝缘间隙壁,设置于该控制闸极上,且与该第一绝缘层间隔而在之间形成一开口;一穿隧氧化层,形成于该开口内壁;一抹除闸极,设置于该开口内;以及一第二导电层,电性连接于该第二掺杂区。2.如申请专利范围第1项所述之具有独立抹除闸极之分离闸极式快闪记忆体,更包括一第二绝缘层,设置于该抹除闸极及该控制闸极之间。3.如申请专利范围第2项所述之具有独立抹除闸极之分离闸极式快闪记忆体,其中该第二绝缘层系一氮化矽层。4.如申请专利范围第2项所述之具有独立抹除闸极之分离闸极式快闪记忆体,其中该第二绝缘层之厚度在200到300埃的范围。5.如申请专利范围第1项所述之具有独立抹除闸极之分离闸极式快闪记忆体,更包括一第三绝缘层,设置于该第一导电层上。6.如申请专利范围第5项所述之具有独立抹除闸极之分离闸极式快闪记忆体,其中该第三绝缘层系一氧化矽层。7.如申请专利范围第1项所述之具有独立抹除闸极之分离闸极式快闪记忆体,其中该第一导电层系一复晶矽层。8.如申请专利范围第1项所述之具有独立抹除闸极之分离闸极式快闪记忆体,其中该第一绝缘层系一氧化矽层。9.如申请专利范围第1项所述之具有独立抹除闸极之分离闸极式快闪记忆体,其中该绝缘间隙壁系由四乙基矽酸盐形成之氧化物所构成。10.如申请专利范围第1项所述之具有独立抹除闸极之分离闸极式快闪记忆体,其中该第二导电层系一铜金属层。11.一种具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,包括下列步骤:提供一基底,该基底中具有一第一掺杂区,该第一掺杂区上依序形成有一第一导电层及一第一绝缘层,且该第一导电层侧壁依序形成有一浮置闸极及一第二绝缘层,其中该浮置闸极分别与该第一导电层及该基底绝缘;在该基底、该浮置闸极、该第一绝缘层及该第二绝缘层之表面上顺应性形成一第二导电层,其中该第二导电层分别与该基底及该浮置闸极绝缘;在该第二导电层之侧壁形成一绝缘间隙壁;非等向性蚀刻该第二导电层以形成一开口,其中该开口下方所残留之该第二导电层系作为一控制闸极;在该开口内形成一穿隧氧化层及一抹除闸极;在该控制闸极外侧之基底中形成一第二掺杂区;在该第二掺杂区上方形成一接触窗;以及在该接处窗内填入一第三导电层以作为位元线。12.如申请专利范围第11项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,更包括在该抹除闸极及该控制闸极之间形成一第三绝缘层之步骤。13.如申请专利范围第12项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该第三绝缘层系一氮化矽层。14.如申请专利范围第12项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该第三绝缘层之厚度在200到300埃的范围。15.如申请专利范围第11项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该第一掺杂区系一源极掺杂区且该第二掺杂区系一汲极掺杂区。16.如申请专利范围第11项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该第一导电层系一复晶矽层。17.如申请专利范围第11项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该第一绝缘层系一氧化矽层。18.如申请专利范围第11项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该第二绝缘层系一氧化矽层。19.如申请专利范围第11项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该第二导电层系一复晶矽层。20.如申请专利范围第11项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该绝缘间隙壁系由四乙基矽酸盐形成之氧化物所构成。21.如申请专利范围第11项所述之具有独立抹除闸极之分离闸极式快闪记忆体之制造方法,其中该第三导电层系一铜金属层。图式简单说明:第1A到1I图系绘示出传统分离闸极式快闪记忆体之制造方法剖面图。第2A到2L图系绘示出根据本发明实施例之分离闸极式快闪记忆体之制造方法剖面图。 |
