用于处理器之低功率解码电路

摘要

本发明所揭露者系为一处理器，其包含一可处理复数个包含于第一类型指令集内之指令的第一解码逻辑、一可处理复数个包含于第二类型指令集内之指令的第二解码逻辑，以及一控制逻辑，其中上述之第一及第二解码逻辑系自处理器内之撷取逻辑处接收加码指令，并上述之控制逻辑系用以选择性控制第一及第二解码逻辑之作动状态，使得第一解码逻辑进行解码动作时，第二解码逻辑维持于低耗电之休眠状态；第二解码逻辑进行解码动作时，第一解码逻辑维持于低耗电之休眠状态。