| 主权项 |
1.一种薄膜电晶体阵列基板的制造方法,包括:在一基板上形成一闸极以及与该闸极电性连接之一扫描配线;在该基板上形成一闸绝缘层,覆盖该闸极以及该扫描配线;在该闸极上方之该闸绝缘层上定义出一通道层以及一欧姆接触层;在该基板之上方形成一透明导电层;在该透明导电层上形成一金属层;图案化该金属层与该透明导电层,以定义出一源极/汲极、一资料配线以及一画素区域;在该基板之上方形成一保护层,暴露出该画素区域中之该金属层;以及以该保护层为罩幕,移除该画素区域中之该金属层,暴露出该画素区域中之该透明导电层,而形成一画素电极。2.如申请专利范围第1项所述之薄膜电晶体阵列基板的制造方法,其中在该闸极与该扫描配线之表面上更包括形成有一第一透明导电层。3.如申请专利范围第1项所述之薄膜电晶体阵列基板的制造方法,其中在形成该闸极与该扫描配线时,更包括在该基板之一边缘处形成与该扫描配线电性连接之一第一端子部,在定义该源极/汲极、该资料配线以及该画素区域的同时,更在该基板另一边缘处定义出一第二端子部。4.如申请专利范围第3项所述之薄膜电晶体阵列基板的制造方法,其中在该第一端子部之表面上更包括形成有一第一透明导电层。5.如申请专利范围第3项所述之薄膜电晶体阵列基板的制造方法,其中在该基板之上方形成该保护层之步骤中,该保护层系暴露出该第一端子部上方之该闸绝缘层以及该第二端子部,以使后续于以该保护层为罩幕移除该金属层之步骤中,会将该第一端子部上方之该闸绝缘层移除,该第二端子部之该金属层也会被移除。6.如申请专利范围第1项所述之薄膜电晶体阵列基板的制造方法,其中在形成该闸极与该扫描配线时,更包括在该基板上形成一共用线,用以作一画素储存电容器之下电极,而后续形成于该共用线上方之该画素电极即作为该画素储存电容器之上电极。7.如申请专利范围第6项所述之薄膜电晶体阵列基板的制造方法,其中在该共用线之表面上更包括形成有一第一透明导电层。8.一种薄膜电晶体阵列基板的制造方法,包括:在一基板上形成一闸极以及与该闸极电性连接之一扫描配线,并且同时在该基板之一边缘处形成一第一端子部,该扫描配线系与该第一端子部电性连接;在该基板上形成一闸绝缘层,覆盖该闸极、该扫描配线与该第一端子部;在该闸绝缘层上形成一通道材质层;在该通道材质层上形成一光阻层,该光阻层系暴露出该第一端子部上方之该通道材质层,且该光阻层对应于该闸极之处的厚度较其他部分的厚度厚;以该光阻层为罩幕,移除该第一端子部上之该通道材质层与该闸绝缘层,暴露出该第一端子部;移除该光阻层之部分厚度,而形成一第一光阻层,该第一光阻层系覆盖住该闸极上方之该通道材质层;以该第一光阻层为罩幕,图案化该通道材质层,而于该闸极上方之该闸绝缘层上定义出一通道层;在该基板之上方形成一透明导电层;在该透明导电层上形成一金属层;图案化该金属层与该透明导电层,以定义出一源极/汲极、一资料配线、一画素区域以及一第二端子部,并且同时在暴露的该第一端子部上定义出一导电块,其中该资料配线系与该源极电性连接,而且该第一端子部上之该导电块系与该资料配线电性连接;在该基板之上方形成一保护层,暴露出该画素区域、该第二端子部以及该导电块;以及以该保护层为罩幕,移除该画素区域、该第二端子部以及该导电块之该金属层,暴露出该画素区域、该第二端子部以及该导电块之该透明导电层,该画素区域中暴露出的该透明导电层即为一画素电极。9.如申请专利范围第8项所述之薄膜电晶体阵列基板的制造方法,其中在该闸极、该扫描配线与该些端子部之表面上更包括形成有一第一透明导电层。10.如申请专利范围第8项所述之薄膜电晶体阵列基板的制造方法,其中在形成该闸极、该扫描配线与该第一端子部时,更包括在该基板上形成一共用线,用以作一画素储存电容器之下电极,而后续形成于该共用线上方之该画素电极即作为该画素储存电容器之上电极。11.如申请专利范围第10项所述之薄膜电晶体阵列基板的制造方法,其中在该共用线之表面上更包括形成有一第一透明导电层。12.如申请专利范围第8项所述之薄膜电晶体阵列基板的制造方法,其中在该通道层之表面上更包括形成有一欧姆接触层。13.如申请专利范围第8项所述之薄膜电晶体阵列基板的制造方法,其中形成该光阻层之方法系利用一具有一曝光区、一半曝光区以及一非曝光区之光罩,该曝光区系对应于该基板上形成有该第一端子部之处,该非曝光区系对应于该基板上形成有该闸极之处。14.如申请专利范围第8项所述之薄膜电晶体阵列基板的制造方法,其中移除该光阻层之部分厚度之方法包括利用一灰化步骤。图式简单说明:第1图是依照本发明一较佳实施例之薄膜电晶体阵列基板之上视示意图;第2A图至第2E图是依照本发明一较佳实施例之薄膜电晶体阵列基板之制造流程剖面示意图;以及第3A图至第3I图是依照本发明另一较佳实施例之薄膜电晶体阵列基板之制造流程剖面示意图。 |
