可程式规划记忆体内建自行测试之结合微码及有限状态机器自行测试

摘要

一种有限状态机(FSM)用以以即时方式产生可能为长序列之信号，此序列信号于自行测试程序期间控制加至一记忆器结构之信号之产生，此测试程序以硬体形式连同记忆器结构而设置于同一晶片上。基于FSM指令产生器对于需要储存相应数目之微指令而言，需要远为较少之面积及可有嵌入式自行测试(BIST)控制器以具有模组式架构，如此可重复使用BIST装置之硬体设计，结果可减少或消除BIST装置之设计成本以配合新记忆器设计。当有限状态机经由所需状态序列进行时，其序列性质特别适合控制在接达高速资料传送电路在其他方面无法配合之情况下之信号之捕捉。

主权项

1.一种用于一积体电路之内建自行测试(BIST)装置,包括:一指令解码器用以响应加于其处之指令而产生测试信号,一微码指令储存器用以将指令提供予该指令解码器,及一有限状态机用以产生多个指令及响应于该微码指令储存器输出之一测试专用指令而提供该等多个指令予该指令解码器。2.根据申请专利范围第1项之内建自行测试(BIST)装置,其中该积体电路包括一嵌入式记忆器及该指令解码器将测试信号加至该嵌入式记忆器。3.根据申请专利范围第2项之内建自行测试(BIST)装置,其中该嵌入式记忆器为一复合从属记忆器结构。4.根据申请专利范围第1项之内建自行测试(BIST)装置,其中该有限状态机包括一指令产生模组。5.根据申请专利范围第1项之内建自行测试(BIST)装置,其中该有限状态机包括多个指令产生模组中之一模组。6.一种具有至少一功能性及一内建自行测试(BIST)装置之积体电路,用以测试该功能性区域,其中该BIST装置包括:一指令解码器用以响应加于其处之指令而产生试验信号,一微码指令储存器用以提供指令予该指令解码器,及一有限状态机用以产生多个指令及响应于该微码指令储存器输出之一测试专用指令而将该等多个指令提供予该指令解码器。7.根据申请专利范围第6项之积体电路,其中该功能性区域包括一嵌入式记忆器及该指令解码器将测试信号加至该嵌入式记忆器。8.根据申请专利范围第7项之积体电路,其中该嵌入式记忆器为一复合从属记忆器结构。9.根据申请专利范围第6项之积体电路,其中该有限状态机包括一指令产生模组。10.根据申请专利范围第6项之积体电路,其中该有限状态机包括多个指令产生模组中之一模组。11.一种测试一积体电路之一部分之方法,此方法包括以下步骤:自一指令储存器配送一指令,响应于该指令储存器所配送之一测试专用指令而启动一指令产生器,自该指令产生器产生及传送多个指令至一指令解码器,及传送其他自该指令储存器配送之指令予该指令解码器。12.根据申请专利范围第11项之方法,其中该产生及传送多个指令之步骤系根据一有限状态机之各别状态而实施。13.根据申请专利范围第12项之方法,包括另一配送一次一指令之步骤,此步骤系当指令产生器未由该启动步骤启动时实施。14.根据申请专利范围第11项之方法,包括另一步骤:响应于该指令解码器输出之最后一指令而使一指令产生器停用。15.根据申请专利范围第11项之方法,包括另一步骤:断言指示一指令之有效性之一指令位元。16.根据申请专利范围第15项之方法,包括另一步骤:当该指令产生器输出最后一指令时停用该指令位元。17.根据申请专利范围第16项之方法,包括另一步骤:当该指令位元以一无效指令断言时决定一测试为不完全。18.根据申请专利范围第11项之方法,其中一积体电路之该部分为一嵌入式记忆器。19.根据申请专利范围第18项之方法,其中该嵌入式记忆器为一复合从属记忆器。20.根据申请专利范围第11项之方法,其中该等多个指令之各别指令操作该积体电路之该部分及控制对测试结果之捕捉。图式简单说明:图1A及1B为示范性简单多埠从属记忆器结构之高度示意图,图1C为示范性复合多埠从属记忆器结构之高度简化之图,图2为一方块图以其描述一示范性可程式规划之BIST架构,图3为一流程图以其描述图2之BIST控制器之接达流程,图4为根据本发明之一可程式规划之BIST架构之高度概念图,图5为一示范性测试指令之代码之示范性描述,图5A为可用于本发明之较佳具体实例中之示范性有限机之图,图6为根据本发明之一BIST控制器之方块图,及图7为描述图6之BIST控制器操作之流程式。