| 主权项 |
1.一种半导体记忆装置,其包含有:复数个记忆单元,其排列为行列状,且各个含有电晶体及电容器;复数条位元线,对应于各记忆单元行配置;及复数条字线,对应于各记忆单元列而配置为与上述复数条位元线垂直;其中各上述记忆单元含有,延伸在对应的字线延伸方向及位元线延伸方向之间的方向上,且配置为与上述字线及上述位元线交叉的活性区域,及电连接于上述活性区域而成为上述电容器的一端电极的储存节点,其中上述活性区域系规定上述记忆单元的电晶体形成区域;电连接各上述记忆单元的活性区域与对应的位元线的位元线接点,系于列方向整齐排列且对着各位元线而设,于行方向邻接的位元线接点间配置着2根字线,各位元线接点系由在行方向邻接的2个记忆单元所共有。2.如申请专利范围第1项之半导体记忆装置,其中:上述复数条位元线成对而配设,于一条字线选择时,于各位元线传输对应的记忆单元的储存节点的电荷;上述半导体记忆装置,更具备对应于各位元线对而配置,活性化时检测并放大对应的位元线对的资料的复数个感测放大器。3.如申请专利范围第1项之半导体记忆装置,其中,在对应邻接列邻接行的记忆单元而形成的储存节点间的区域,更具备与上述字线平行配置,且传输指定位准的电压的复数条虚设字线。4.如申请专利范围第3项之半导体记忆装置,其中,上述字线与上述虚设字线之间的间隔及上述字线间的间隔实质上相同。5.如申请专利范围第3项之半导体记忆装置,其中,上述活性区域,系在上述虚设字线之下的区域连续延伸而形成。6.如申请专利范围第3项之半导体记忆装置,其中,以连续邻接列之邻接行上配置的记忆单元的活性区域的方式,使上述活性区域实质沿着相同方向连续延伸而形成。7.如申请专利范围第3项之半导体记忆装置,其中,上述活性区域系以相对上述虚设字线对称配置的方式连续形成。8.如申请专利范围第3项之半导体记忆装置,其中,配置于相同行的记忆单元的活性区域为连续形成。9.如申请专利范围第1项之半导体记忆装置,其更具备活性化时将上述位元线预充电为指定电压位准的预充电电路,上述指定电压系设定为上述记忆单元的记忆资料的H位准的电压为1.5V~3.3V时所设定的预充电电压的0.89倍的电压位准。10.如申请专利范围第9项之半导体记忆装置,其中,上述记忆单元的记忆资料的H位准的电压为1.5V以下,上述指定电压为0.65V~1.5V范围的电压位准。图式简单说明:图1为显示本发明之实施形态1之记忆体阵列的布局设计的概要图。图2为显示习知DRAM单元的阵列部的布局设计的概要图。图3为显示本发明之实施形态1之半导体记忆装置的阵列部的电性等效电路图。图4为显示图3所示半导体记忆装置之感测动作时的位元线电压及字线电压的变化图。图5为显示本发明之实施形态2之半导体记忆装置的记忆体阵列的布局设计的概要图。图6为显示图5所示记忆单元阵列之布局设计的电性等效电路图。图7为显示图5所示布局设计之虚设字线区域的剖面构造的概要图。图8为显示本发明之实施形态3之半导体记忆装置的阵列部的布局设计的概要图。图9为显示图8所示布局设计之场区域的布局设计的图。图10为显示图9所示虚线部份的剖面构造的概要图。图11为显示本发明之实施形态4之变化例的布局设计的概要图。图12为显示图11所示布局设计之接点的配置图。图13为显示本发明之记忆单元之场区域的配置图。图14为显示VDD位元线预充电方式的感测动作时的位元线电压波形图。图15为显示位元线预充电电压关连部份的构成的概要图。 |
