| 主权项 |
1.一种于多埠记忆体中制造列解码器之方法,包含 下列各项操作: 于第一个金属化层上形成第一组复数之预先解码 线路,第一组复数之预先解码线路用以定址第一埠 之字线驱动器; 形成第一组字线连接线于第一个金属化层上方的 第二个金属化层上,字线连接线组之第一个部分与 第一埠之字线驱动器及第一组复数之预先解码线 路两者联系;及 形成第二组复数之预先解码线路于第二个金属化 层上方的第三个金属化层上,第二组复数之预先解 码线路用以定址第二埠之字线驱动器,其中第二组 复数之预先解码线路与字线连接线组之第二个部 分联系,而该字线连接线组之第二个部分进一步与 第二埠之字线驱动器联系。 2.如申请专利范围第1项之于多埠记忆体中制造列 解码器之方法,其中第二组复数之预先解码线路重 叠于第一组复数之预先解码线路。 3.如申请专利范围第1项之于多埠记忆体中制造列 解码器之方法,更包含下列各项操作: 形成第四组预先解码线路于第三个金属化层上,第 四组预先解码线路用以定址第一埠之字线驱动器; 及 形成第五组预先解码线路于第一个金属化层上,第 五组预先解码线路用以定址第二埠之字线驱动器, 其中复数之字线连接线之第一个部分进一步与第 四组预先解码线路联系,及其中复数之字线连接线 之第二个部分进一步与第五组预先解码线路联系 。 4.如申请专利范围第1项之于多埠记忆体中制造列 解码器之方法,更包含利用产生器设计多埠记忆体 之操作。 5.一种多埠记忆体,包含有: 第一组复数之预先解码线路,位于第一个金属化层 上,第一组复数之预先解码线路用以定址第一埠之 字线驱动器; 第二组复数之预先解码线路,位于第一个金属化层 上方的第三个金属化层上,第二组复数之预先解码 线路用以定址第二埠之字线驱动器;及 复数之字线连接线,形成于第一个金属化层及第三 个金属化层之间的第二个金属化层上,复数之字线 连接线之第一个部分与第一组复数之预先解码线 路及第一埠之字线驱动器联系,复数之字线连接线 之第二个部分与第二组复数之预先解码线路及第 二埠之字线驱动器联系。 6.如申请专利范围第5项之多埠记忆体,其中第二组 复数之预先解码线路重叠于第一组复数之预先解 码线路。 7.如申请专利范围第6项之多埠记忆体,其中第二组 复数之预先解码线路与第一组复数之预先解码线 路偏斜。 8.如申请专利范围第5项之多埠记忆体,其中第一组 复数之预先解码线路、第二组复数之预先解码线 路、及复数之字线连接线形成第一个重叠列解码 单元。 9.如申请专利范围第5项之多埠记忆体,更包含第二 个重叠列解码单元,其中一并使用第二个重叠列解 码单元与第一个重叠列解码单元以处理第一埠及 第二埠。 10.如申请专利范围第5项之多埠记忆体,其中该多 埠记忆体系利用产生器所设计者。 图式简单说明: 图1为方块图,显示习知多埠记忆体; 图2为方块图,显示根据本发明实施例之具有重叠 列解码器之多埠记忆体; 图3A为图示,显示根据本发明实施例之重叠列解码 器之横剖面图; 图3B为图示,显示根据本发明实施例具有交错的预 先解码线路之重叠列解码器之横剖面图; 图4为图示,显示根据本发明实施例垂直于图3横剖 面图之重叠列解码器之另一横剖面图; 图5为方块图,显示根据本发明实施例具有多重叠 列解码器群之多埠记忆体; 图6A为方块图,显示根据本发明实施例之例示简化 记忆体产生器图形使用者介面(GUI, graphical user interface)前端:及 图6B为方块图,显示根据本发明实施例之例示记忆 体产生器后端。 |
