| 主权项 |
1.一种积体式CMOS资料传输电路,系包括真实/补数资料之滙流排线路(11.12),其接收来自置料输入缓冲器(10)之个别真实/补数输出端子处之输入资料信号;第一及第二传输闸装置(100.200),其在一写入周期间可对一第一计时信号( -)起反应而将该真实/补数资料滙流排上之资料信号传输至第一及第二线路(31.32)处;第一及第二输入/输出滙流排线路之拉上及拉下装置(300.400),其连接于该第一线路(31)与一真实输入/输出滙流排线路(13)之间,并连接于该第二线路(32)与一补数输入/输出滙流排线路(14)之间,以便于该写入周期间藉该第一及第二线路上之资料信号而上拉一输入/输出滙流排路,并下拉另一输入/输出滙流排线路;以及一等化装置(500),其连接于真实/补数输入/输出滙流排之间,以便于一预先充电周期可对第二及第三计时信号( 、IOP)起反应,而将该输入/输出滙流排线预先充电,并等化至电压源(ADD)或半电压源(1/2VDD)处;其特征为该第一拉上及拉下装置(300)包含一第一反相装置(310),其连接至该第一线路处以对一第四计时信号(DTB)起反应,而反相该第一线路上之资料信号,进而提供该反相资料信号至一第三线路(41)处;一第二反相装置(M15.M16),共用以反相该第三线路(41)上之资料信号;及一第一计时化反相装置,其连接于该第二反相装置与该真实输入/输出滙流排线路之间,以便对一第四线路(42)上之资料信号起反应,而反相来自该第二反相装置处之资料信号,进而提供该反相资料信号至该真实输入/输出滙流排线路处;且该第二拉上及拉下装置(400)包含一第三反相装置(320),其连接至该第二线路(32)处以对该第四计时信号起反应,而反相该第二线路上之资料信号,进而提供该反相资料信号至该第四线路处;一第四反相装置(M17.M18),其用以反相该第四线上之资料信号;及一第二计时化反相装置(M21、M22),其连接于该第四反相装置与该补数输入/输出滙流排线路(14)之间,以便对该第三线路上之资料信号起反应,而反相来自该第四反相装置之资料信号,进而提供该反相资料信号至该补数输入/输出滙流排线路处。2.如申请专利范围第1.项所述之一种积体式CMOS资料传输电路,其中前述每一第一及第二拉上与拉下装置均另包含一拉下电晶体(M7或M12),其一闸极系如此连接以接收该第一计时信号,且一汲一源路径系连接于该第一及第二线路中之一线路与参考电位之间。3.如申请专利范围第1.项所述之一种积体式CMOS资料传输电路,其中前述每一第一及第三反相装置均为一变输入CMOS之反及(-NAND)闸,共用以输入该第一及第二线路中之一线路上之资料信号及该第四计时信号。4.如申请专利范围第3.项所述之一种积体式CMOS资料传输电路,其中该第四计时信号系一位址解码信号,其用以选取一或多组记忆元行列段,且该第一计时信号为一写入赋能(emable)信号。5.如申请专利范围第3.项所述之一种积体式CMOS资料传输电路,其中前述每一第一及第二传输闸装置均包含-P-通道MOS电晶体(M1或M4),其一闸极系如此连接以接收该第一计时信号,而其源一汲路径则连接以接收该第一计时信号,而其源一汲路径则连接于该资料滙流排线路中之一线路与该第一及第二线路中之一相关线路之间,以及-N-通道MOS电晶体(M2或M3),其一闸极系如此连接以接收该第一计时信号之反相计时信号,而其汲一源路径则以并联于该P-通道MOS电晶体之源一汲路径之方式而连接。图示简单说明:图1系一习知资料传输电路之方块图;图2系本发明之一较佳实施例之方块图;图3系一电路图其显示图2之方块图之一部分;图4系揭示图3电路操作之时序图;以及图5系一习知资料传输电路之电路图。 |
