| 主权项 |
1﹒一种数位格子型滤波器,包括若干个相同之级,每级有一对输入用以接收输入信号,并有一对输出用以供应输出信号,此等各级均系以串级连接,各级有至少两个互连之支线,而至少一个支线含有延迟装置,许多个连续串接之滤波级形成一组,各组滤波级之两条支线均含延迟装置,使得第一支线之时间延迟与第二支线之时间延迟相等,其中每一组包含偶数个连续串接之滤波级,且其中每一组均含有不超过一个之处理单元,于一样本间隔内,以两个输入信号为基础,对两个输出信号加以计算,而连续各组中之处理单元对不同样本瞬时中之输出信号加以计算。2﹒根据申请专利范围第1项之数位格子型滤波器,其中该滤波器由若干相同之组所组成,各组均有偶数之滤波级。3﹒根据申请专利范围第2项之数位格子型滤波器,其中上述之偶数为2。4﹒根据申请专利范围第3项之数位格子型滤波器,其中连续各组中之处理单元于连续之样本瞬时上计算输出信号。5﹒根据申请专利范围第4项之数位格子型滤波器,其中每一处理单元内有两个处理器,每一处理器在样本间隔中计算一个输出信号。6﹒根据申请专利范围第4项之数位格子型滤波器,其中各组之第一支线内,在第一输入与第一输出之间有一串联之第二延迟电路,用以在一个样本间隔上延迟第一输入信号,另有第一加法电路与第二加法电路;而第二支线内,在第二输入与第二输出之间有一串联之第三加法之路及第二延迟电路,用以在一个样本间隔上延迟第二输入信号,另有第四加法电路;同时第二延迟电路之输出信号在第一加法电路中乘以第一系数,并被加至经延迟之第一输入信号,而第一加法电路之输出信号在第四加法电路中被乘以第二系数并被加至第二延迟电路之输出信号;第二输入信号在第二加法电路内被乘以第三系数并被加至第一加法电路之输出信号,而第二加法电路之输出信号在第二加法电路中被乘以第四系数并被加至第二输入信号。7﹒根据申请专利范围第1﹒2﹒3﹒4﹒5或6项中之数位格子型滤波器,其中该格子型滤波器含有P组滤波级,备有P2/2个记忆体,每组滤波级I(1<i<P)均连接至串联i记忆体之输入,而串联结构中连续记忆体之设计系在连续样本瞬时上储存一组之输出信号,并有工具将串联记忆体中最后一个记忆体内储存之信号加至该格子型滤波器最后一组(1)之输出信号。8﹒根据申请专利范围第1﹒2﹒3﹒4﹒5或6项中之数位格子型滤波器,其中该滤波器有P组滤波级并备有不少于P个记忆体,每组均连接至不少于一个记忆体,该记忆体系用以在预定数目样本间隔上储存相关组之输出信号,并备有工具用以在第一预定数目样本间隔后,以储存在记忆位置内之信号値为基础,对各组系数加以适当调整。9﹒根据申请专利范围第8项之数位格子型滤波器,其中滤波级组与记忆体之数目为N,每组均耦合至一记忆体,该记忆体之设计为在i样本间隔上储存相关组i(1<i<N)之输出信号,且在N样本间隔后,各系数均被加以调整。图示简单说明图1为具有2N级重复格子型滤波器之已知构形。图2为图1所示滤波器内做为地方与时间函数之信号流程图。图3为图1所示滤波器内做为地方与时间函数信号流程之另一情形。图4为本发明格子型滤波器一组滤波级如图3所示信号流程内可选择之电路图。图5为处理器内如图4所示滤波器之另一实例。图6为图5所示处理器中缓冲电路于一时钟脉冲周期内之逻辑表。图7为图5所示同两个连续处理器之流程表。图8a─b为与图5所示处理器实例不同处理器之四个线路图。图9a为一格子型滤波器第二种级之构形。图9b为与图9a所示滤波器有关之做为地方与时开函数之滤波器信号流程。图9c为如图9a所示做为地方与时间函数之滤波器信号流程,且系按本发明之方式示出。图10a为一格予型滤波器级之第三种构形图10b为如图10a所示滤波器中做为地方与时间数之信号流程。图10c为如图10a所示滤波器中做为地方与时间函数之信号流程,且系依本发明之式示出。图11a为一格子型滤波器级之第四种构形,图11b为图11a所示滤波器中做为地方与时间函数之信号流程。图11c为图11a所示滤波器中之信号流程,系依本发明之方式示出。图12为一零极滤波器构形内之重复格子型滤波器。图13为图12所示依本发明构形之滤波器。 |
