| 主权项 |
1.一种倍频之数位逻辑电路,包括:(a)时钟延迟元件(12,13)的第一串接链(A1A2A3......),每一个延迟元件具有一个中间节点(R)和一个输出端(OU),各具有相同时间延迟d以回应于施加之输入的改变;(b)第一组的时钟闩锁(例如A2,A4,A6 ...中的14,15,16),在第一链(A1,A2,A3 .....)之第ni个时钟延迟元件的节点(R)接到第n个时闩锁(例如A2,A4,A6 ......中的14,15,16)的输入端,其中n是一个变动整数,i是一个固定整数;(c)时钟延迟元件(12,13)的第二串接链(B1B2B3......),各有一个中间节点(R)和一个输出端(OU),具有相同时间延迟d以回应于施加之输入的改变;(d)第一组的逻辑闸(在B1,B2,B3......中的ll),第nk个的一个输入端(MI)接到在第一组闩锁(例如A2,A4,A6......中的14,15,16)的第n个时钟闩锁的输出端(MO),第n个的另一输入端接到在第二串接链之第n-1 个时钟延迟元件(B1B2B3.......中的12和13)的输出端(OU)。(e)第一多输入逻辑闸(25);和(f)将在第一组之每一逻辑闸的输出端接到多输入逻辑闸(25)之一个分离输入端的装置。2.如申请专利范围第1项之电路,进一步包括:(a)第二组的时钟锁(例B2,B4,B6...中的14,15,16),在第二串接链(B1B2B3 ......)之第ni个时钟延迟元件(12,13)的节(R)接到第二组闩锁之第n个时钟闩锁(例如B2,B4,B6......中的14,15,16)的输入端;(b)时钟延迟元件(12,13)的第三串接链(D1D2D3......),各有一个中间节点(R)和一个输出端(OU),各具有相同时间延迟d以回对应于输入的改变;(c)第二组的逻辑闸(D1,D2,D3,......中的ll),第nk的一个输入端(MI)接到在第二组闩锁(例如B1,B2,B3,......中的14,15,16)的第n个时钟闩锁的输出端,第n个的另一输入端(IN)接到在第三链(D1D2D33......)之第n-1个时钟迟元件(12,13)的输出端(OU);(d)第二多输入逻辑闸(28);(e)将在第二组(在D1,D2,D3,......)之每一逻辑闸(ll)的输出端接到第二多输入逻辑闸(28)之一个分离输入端的分离端的装置;和(f)将第一和第二多输入逻辑闸(25和28)之输出端接到输出逻辑元件(27)的装置。3.如申请专利范围第2项之电路,其中在第一组的闩锁被第一时钟脉冲序列(CLK)定时,在第二组的闩锁被与第一序列互补的第二机时脉冲序列(CLK)定时,其中第一和第二多输入逻辑闸(25,28)的输出分别馈至第一和第二补助输出逻辑闸(51,52)的一个输入端,每一个分别具有另一输入端,分别接到第二和第一时钟脉冲序列。4.如申请专利范围第2项之电路,其中每一时钟延迟元件(12,13)主要由馈入反相器(13)的二输入NOR闸(12)所组成,其中每一NOR闸的其中一个输入是时钟脉冲序列(CLK)或它的互补(CLK),具有将利用此电路加倍的一个频率。5.如申请专利范围第1项之电路,其中i=1和k=2时是一个频率加倍电路。6.如申请专利范围第1项之电路,其中每时钟延迟元件(12,13)主要由馈入反相器(13)的二输入NOR闸(12)所组成,其中每一NOR闸的其中的一个输入是时钟脉冲序列(CLK)或它的互补(CLK),具有将利用此电路加倍的一个频率。7.如申请专利范围第1项电路,其中在第一组每一逻辑闸( |
