| 主权项 |
1.一种具有电路单元阵列之半导体装置,具有实质上由相同之电路构成之多个单元所构成之电路单元阵列,各单元具备在电气上欲与外部连接之成对之特有电极,其特征为:该电路单元阵列实质上系嵌入于由半导体晶片之周边区域与形成于该内侧区域之上述电极之列所夹持之非周边区域中。2.如申请专利范围第1项之具有电路单元阵列之半导体装置,其中,在该电极列与实质上与其平行之晶片边之中,具有由距离较长之晶片边对上述电极连接之内导线。3.一种资料输出入装置,具有实质上由相同之电路构成之多个单元所构成之电路单元阵列,各单元具备在电气上欲与外部连接之成对之特有电极,其特征为:该电路单元阵列实质上系嵌入于由半导体晶片之周边区域与形成于该内侧区域之上述电极之列所夹持之非周边区域中,在该电极列与实质上与其平行之晶片边之中具有由距离较长之晶片边对上述电极连接之内导线,系由该内导线通过引出线部分之外导线侧连接至基板之配线电极所构成。4.一种具有电路单元阵列之半导体装置,具有实质上由相同之电路构成之多个单元所构成之电路单元阵列,各单元具备在电气上欲与外部连接之成对之特有电极,其特征为:该电路单元阵列被分割成第1及第2区块,同时该多个电极再分为与第1区块有关之第1电极列与第2区块有关之第2电极列,属于第1区块之第1电路单元阵列被制作嵌入于被半导体晶片之第1长边与该内侧区域所形成之第1电极列所夹有之第1非周边区域中,同时属于第2区块之第2电路阵列被制作嵌入于被该半导体晶片之第1边相对之第2长边与该内侧区域所形成之第2电极列所夹有之第2非周边区域。5.如申请专利范围第4项所记载之具有电路单元阵列之半导体装置,其中,上述第1电极列与第2电极列为紧接排列。6.如申请专利范围第5项所记载之具有电路单元阵列之半导体装置,其中,上述第1电极列与第2电极列之各电极呈千鸟状配置。7.如申请专利范围第4至6项任一项所记载之具有电路单元阵列之半导体装置,其中,紧接于上述电极列之排列方向之两端或一端之外侧之区域中形成有获得与外部进行电气连攘之电源电极或接地电极。8.如申请专利范围第7项所记载之具有电路单元阵列之半导体装置,连接于上述电源电极或接地电极之多根配线为以环绕上述电路单元阵列之电极列之开环连接者。9.如申请专利范围第8项所记载之具有电路单元阵列之半导体装置,其中,紧接于上述电源电极或接地电极之上述半导体晶片之短边区域形成得与外部进行电气连接之输出入电极之列。10.如申请专利范围第9项所记载之具有电路单元阵列之半导体装置,其中,上述电路单元阵列之电极列,电源电极或接地电极及上述输出入电极之列在半导体晶片上实质上形成I字形。11.如申请专利范围第4至第6项之任一项之具有电路单元阵列之半导体装置,其中,上述回路单元之电极系连接至双吊式梁内导线而成者。12.如申请专利范围第7项之具有电路单元阵列之半导体装置,其中,上述回路单元之电极系连接至双吊式梁内导线而成者。13.如申请专利范围第8项之具有电路单元阵列之半导体装置,其中,上述回路单元之电极系连接至双吊式梁内导线而成者。14.如申请专利范围第9项之具有电路单元阵列之半导体装置,其中,上述回路单元之电极系连接至双吊式梁内导线而成者。15.如申请专利范围第10项之具有电路单元阵列之半导体装置,其中,上述回路单元之电极系连接至双吊式梁内导线而成者。16.一种资料输出入装置,具有实际上由相同之电路构成之多个单元所构成之电路单元阵列,各单元具备在电气上欲与外部连接之成对之特有电极,其特征为:该电路单元被分割为第1及第2区块,同时该多个电极又被分割为第1区块有关连之第1电极列及第2区块有关连之第2电极列,属于第1区块之第1电路单元阵列被制造嵌入于半导体晶片之第1长边与形成于该内侧区域之第1电极列所夹有之第1非周边区域,同时属于第2区块之第2电路阵列则被制造嵌入于该半导体晶片之第1长边相对之第2长边与形成于该内侧区域之第2电极列所夹有之第2非周边区域,而该电路单元之电极系被连接之双吊式梁内导线,而由该内导线通过 |
