| 主权项 |
1﹒用于半导体记忆元件的薄膜电晶体,包括第一导体层2,形成在第一绝缘层1的上向,并且掺杂有第一导电型式的杂质;第二绝缘层3,覆盖在第一导体层2之上方;开口8b,形成在第二绝缘层3里面,第一导体层2的上面;半导体层5,形成在第一导体层2曝露在开口8b下那一部份的表面上,以及第二绝缘层3的预定区域之表面上;薄闸绝缘层6,覆盖在半导体层5的上面第二导体层7,形成在开口8b里面和周围的薄闸绝缘层6之上面;第一杂质区域,形成在半导体层5的第一部份里面,在开口8b的底部连按着第一导体层2,并且掺杂务第一导电型式的杂质第二杂质区域,形成在半导体层5的第二部份里面,位置在第二绝缘层3的上面,并且掺杂着第一导电型式的杂质;通道区域5C,位置在半导体层5里面的第一和第二杂质区域之间。2﹒如申请专利范围第1项所述用于半导体记忆元件之薄膜电晶体,其中,通道5C之大小是由开口8B的直径或是深度来决定的。3﹒如申请专利范围第1项所述用于半导体记忆元件之薄膜电晶体,其中,第一导电型式杂质是P型式的。4﹒如申请专利范围第1项所述用于半导体记忆元件之薄膜电晶体,其中,第一杂质区域之杂质是由第一导体层2向上扩散的。5﹒一种用于半导体记忆元件的薄膜电晶体之制造方法,包括下列步骤:在第一绝缘层1的上面形成出一个掺有第一导电型式杂质的第一导体层2;在第一导体层2的上面覆盖上第二绝缘层在第一导体层2上方的第二绝缘层3里面形成出一个开口8B;在第一导体层2被开口8b所曝露出来的那一部份表面以及第二绝缘层3预定区域的表面上,形成出半导体层5;在半导体5的上方覆盖住薄闸绝缘层6,同时藉由在第一导体层2里面杂质向上扩散的方法,于连按着被曝露出来的第一导体层2之半导体层5的第一部份里面,形成出第一杂质区域;在位于开口8b里面及周围的薄闸绝缘层6上面形成出第二导体层7。在第二绝缘层3的上曲经由杂质掺入的制程,于半导体层5未被第二导体层7盖住的第二部份里面,形成出第二杂质区域。6﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,第一导体层2是一种掺杂着P型杂质的多晶矽。7﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,第一导体层2是一种掺杂着P型杂质的非结晶矽。8﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,第一导体层2之杂质浓度为110(10)到510(15)。9﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,第二绝缘层3之厚度为2000-10000埃。10﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,开口和之直径为0﹒2-0﹒8m。11﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,半导体层5之厚度为100-1500埃,而且是由非结晶矽所组成的。12﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶组的制造方法,其中,闸绝缘层6之厚度为100-10000埃。13﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,第二导体层7是一种掺杂务n型杂质的多晶矽。14﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,在半导体层5里面的杂质区域之杂质浓度为110(15)/cm2。15﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,第二导体层7是一种掺杂着p型杂质的多晶矽。16﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,第二导体层7是一种非结品矽。17﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,杂质掺杂制程是一种使用第二导体7作为光罩的离子注入法。18﹒如申请专利范围第5项所述用于半导体记忆元件之薄膜电晶体的制造方法,其中,杂质掺杂制程是一种使用预定的光阻图案作为光罩的离子注入法。图示简单说明:第1A图是一个用于半导体记忆元件的传统式TFT之平面布局配置;第1B图是将第1A图沿着a一a这条线切开TFT下的横切剖视图;第2A图是依照本发明用于,半导体记忆元件的TFT之平面布局配置;第2B图是将第2A图沿着a一a这条线切开TFT的横切剖视图;第3A一3E图是依照本发明用于半导体记忆元件的TFT的制造过程。 |
