| 主权项 |
1﹒具记忆单元布怪之动态半导体记忆器,其至少由一字元线力块(WLB)组成,且至少一字元线方块(WLB)由大量位元线方块(TB,TB'╮@w)组成,一位元线方块由大量位元线对(BL,BLN)组成,具至少丑@@由大量读出放大器(LV)组成之读出放大器方块(LVB),每一读央@X放大器接至与读出放入器片块相关之位元线方块之位元线对,并由n通饱@D部份(SAN)和P通道部份(SAP)组成,具大量局部SAN驱动鴃@驯H驱动读出放大器之n通道部份(SAN),及具读出放大器,其放大禳@炙X讯可依位元线选择讯号(CSLI…CSLi)切至10线(10,╮@陕砥^,并可由行解码器产生位元线选择讯号(CSLI…CSCi),芋@銡S徵为以达成低尖峰电流之加速定値,每一位元线方块存在一局部SA╮@凗X动器,且在局部SAN驱动器下亦另存在一具有驱动电晶体(NTn﹛@洘陛^之加速电路,其第一端点接至个别局部SAN驱动器之输出(A2﹛@^,且该加速电路上驱动方式其加速定値仅发生在读出放大器方块之放大禳@炙X讯号亦依位元线选择讯号(CSLI…CSLi)切至10线(10﹛@A10N)时。2﹒如申请专利范围第1项所述用于半导记忆器,代中加速电路仅为驱动电晶体(NTn+1)组成,(NTn+1)之第二端可直接由位元线方块选择讯号(BSL)来驱动,如假设个别字元线方块有分开之行解码器(CDEc),且(NTn+1)之第三端直接按至参考电位(Vss')。3﹒如申请专利范围第1项所述用于半导记忆器,其中加速电路仅为驱动宙晶体(NTn+1)组成,(NTn+1)之第二端靠逻辑电路VL接至其输出(V)来驱动,位元线方块选择讯号(BSL)和字元线方块选择讯号(WSL)闸接起来,并对大量字元线方块提供,共同之上层座标行解码器(CDEc),且驱动电晶体之第三端直接接至参考电位(Vss')。4﹒如申请专利范围第3项所述用于半导记忆器,其中逻辑电路(CL)由一及(AND)闸组成。5﹒如申请专利范围第1项所述用于半导记忆器,其中加速电路含驱动电晶体(NTn+1)及选择电晶体(ST)(NTn+1)之第二端靠片元线方块选择讯号(BSL)直接驱动(NTn+1)之第三端接至选择电晶体(SL)之第一端,且由于要选择一字元线方块,(ST)之第二端可经由局部SAN驱动器之驱动线(SENx)来驱动,且(st)之第三端接至参考电位(Vss')。6﹒如申请专利范围第5项所述用于半导记忆器,其中任一具n驱动线(SENI…SENn)之n相SAN驱动器,共选择电晶体(ST)之第二端可经由暂时最后第n相之驱动线(SENn)来驱动。7﹒如申请专利范围第1项所述用于半导记忆器,其中行解码器(CDEc)含一可定址选择解码器(CDEc'CDEc")以产生位元线选择讯号(CSL1…CSLi)及一补加电路(ZS)以产生位元线片块选择讯号(BSL),且行位址线(Ya,Yb)接至选择解码器(CDEc',CDEc")以形成位元线选择讯号(CSL1…CSLi)。8﹒如申请专利范围第7项所述用于半导记忆器,其中各性况T,选择解码器(CDEc')之所有位元线选择讯号(CSLI…CSLi)以OR电路形式靠补加电路闸接起来以形成位元线方块选择讯号(DSL)。9﹒如申请专利范围第7项所述用于半导记忆器,其中选择解码器(CDEc")含一输入(Ycd)作定址(启动),携带位元线方块选择讯号(B╮@屣琚^之补加电路(ZS)之输出接至一输入(Yab)以定址(启动)缣@嚝僄挼X器,而补加电路(ZS)之输入(Y"c,Y"d)则接至更进一步之行位址线(Yc,Yd)10﹒如申请专利范围第7项所述用于半导记忆器,其中选择解码器(CDEc")合输入(Yc,Yd')作定址(启动),而此输入(Yc,Yd)则接至更进一步之行位址线(Yc,Yd),且补加电路(ZS)之输入(Y"c,Y"d)接至更进一步之行位址线(Y"c,Y"d)。11﹒如申请专利范围第9项所述用于半导体记忆器,其中补加电路(ZS)由一及(AND)闸组成。12﹒如申请专利范围第1项所述用于半导记忆器,其中加速电路接至第一参考电位(V"ss)且局部SAN驱动器则接至和第一参考电位分开之第二参考电位(Vss)。图示简单说明;图1代表一由读出放大器和局部SAN驱动器组成之读出放大器方块之动态半导体记忆器。图2代表一如图1耦合至记忆单元之读出放大器之详细电路,图3代表SAN驱动器之详细电路,图4代表根据本发明之半导体记忆器其局部SAN驱动器及藉行解码器来驱动之力。速电路,每一字元线方块并提供一分开之行解码器,图5代表根据本发明之半导体记忆器之局部SAN驱动器及藉上层座标属行,列解码器驱动之加速电路。图6代表根据本发明之半导体记忆器之局部SAN驱动器及藉一上层座标行解码器驱动乏架速电路,其中加速电路由驱动电晶体及选择电晶体组成并显示在一上层座标行解码器。图7代表根据本发明之半导体记忆器之加速驱动电路,该电路具可定址之选择解码器及由OR电路组成才额外电路。图7a代表图7之替代电路。图8代表根据本发明之半导体记忆器,其加速电路之效果之电压一时间图 |
