| 主权项 |
1﹒一种制造静电放电(ESD)保护电路之方法,其中该ESD保护电路系设于一半导体元件之输入或输出侧,其特点为该ESD保护电路中与外界静电有关的部分上之NMOS系利用预闸极S/D N+结构之技术制造,并与该半导体记忆体区域或逻辑电路区位元线制程同时进行,该方法包含下列步骤:(1)制作一基质于此基质上沉积一氧化层和一场区氧化层(2)以光阻罩住半导体记忆格区域上欲做预闸极S/D N+结构区以外之区域以及ESD保护电路中欲做N型离子植入区以外之区域,并进行N+离子植入,而后去除光阻;此步骤可与步骤(1)对调进行;(3)于步骤(2,完成后之结构上沉积一闸极层材质,并做闸极层蚀刻;(4)形成ESD保证区之闸极以及记忆格区域逻辑电路区之闸极上之间隔层(spacer);和(5)进行电路之N+、P+离子对准和植入,即完成ESD保证电路之制作。2﹒根据申请专利范围第1项之方法,其中该闸极层材质为一复晶矽。3﹒根据申请专利范围第1项之方法,其中该闸极层材质为一矽化物。4﹒根据申请专利范围第1项之方法,其中该闸极层材质为一金属或金属矽化物。5﹒根据申请专利范围第1项之方法,该方法尚可用于半导体元件输入侧之ESD保护电路之制作。6﹒根据申请专利范围第1项之方法,其中该预闸极源/泄极结构区形成时间在闸极形成之前,而在场区形成之前或后皆可。7﹒根据申请专利范围第1项之方法,其中该预闸极,源/泄极结构之N型离子植入可包含磷(P),砷(As)或周期表中之任何五族元素。8﹒根据申请专利范围第1项之方法,其中该ESD保护电路区之N+通道区可设于单边或双边,并可任意移动及改变其大小,以涵括半导体元件之源/泄极之接触窗。9﹒根据申请专利范围第1项之方法,其中该ESD保护电路区之N+通道区系凸出于离子扩散区之部分。10﹒根据申请专利范围第1项之方法,其中该ESD保护电路区之N+通道区系包含于离子扩散区以内。图示简单说明:图1所示为根据本发明之方法,其ESD保护电路的最佳结构之平面示意图;4图2所示为对应于图l之平面示意图的ESD保护电路之结构剖面图;图3(a)-3(f)所示为根据本发明之方法制作ESD保护电路之制程图; |
