| 主权项 |
1.一种一维非回归二元除法器阵列,系使用来执行M个被除数位元及N个除数位元之除法运算,主要包括:N--1个第一处理器单元,每个第一处理器单元各包括有十个输出/输入埠,其中输入埠AC_iC传递被除数位元信号;输入埠BC_iC传递除数位元信号;输入埠BC_i-1C、TC_i1C、CC_iC及输出埠CC_oC、BC_oC、TC_o1C及双向输送埠MC_iC、MC_oC则作为一维阵列各处理器单元间资料信号交换参照传递之用;一个第二处理器单元,包括有十三个输出/输入埠,其中输入埠AC_iC传递被除数位元信号;输入埠BC_iC传递除数位元信号;输出埠S传递余数位元信号;输入埠BC_i-1C、TC_i1C、TC_i2C、CC_iC及输出埠CC_oC、BC_oC、TC_o1C、TC_o2C及双向输送埠MC_iC、MC_oC则作为一维阵列各处理器单元间资料信号交换参照传递之用;M--N个第三处理器单元,每个第三处理器单元各包括有十个输出/输入埠,其中输入埠AC_iC传递被除数位元信号;输出埠S传递余数位元信号;输入埠BC_i-1C、TC_i2C、CC_iC及输出埠CC_oC、BC_oC、TC_o2C及双向输送埠MC_iC、MC_oC则作为一维阵列各处理器单元间资料信号交换参照传递之用;及一时序产生器,系用来接受一时钟信号,而产生一起始信号、一第一交谈信号及一第二交谈信号,以控制上述第一、第二及第三处理器单元;其特征在于上述N--i个第一处理器单元系由第一个第一处理器单元逐个以其输入埠CC_iC、输出埠BC_oC、TC_o1C及双向输送埠之MC_oC串接另一个之输出埠CC_oC、输入埠BC_i-1C、TC_i1C及双向输送埠之MC_iC至最末之第N--1个第一处理器单而串列;再由该第N--1个第一处理器单元之输入埠CC_iC、输出埠BC_oC、TC_o1C及双向输送埠之MC_oC串接上述第二处理器单元之输出埠CC_oC、输入埠BC_i-1C、TC_i1C及双向输送埠之MC_iC后,复由该第二处理器单元之输入埠CC_iC、输出埠BC_oC、TC_o2C及双向输送埠之MC_oC串接上述M--N个第三处理器单元之第一个第三处理器单元之输出埠CC_oC、输入埠BC_i-1C、TC_i2C及双向输送埠之MC_iC,最后再由该第一个第三处理器单元逐个以其输入埠CC_iC、输出埠BC_oC、TC_o2C及双向输送埠之MC_oC串接另一个之输出埠CC_oC、输入埠BC_i-1C、TC_i2C及双向输送埠之MC_iC至最末之第M--N个第三处理器单元串列而串接成一维形态之除法器阵列者。2.如申请专利范围第1项所述之一维非回归二元除法器阵列,其中该第一处理器单元包括:一第一多工器,接受上述输入埠BC_iC、BC_i-1C信号并受上述起始信号控制选择该BC_iC/BC_i-1C信号输出;一第二多工器,接受上述输入埠AC_iC信号及一「和」信号,并受上述起始信号控制选择该AC_iC/和信号输出;一第一栓锁器,栓锁上述第一多工器输出之BC_iC/BC_i-1C信号,并接受上述时钟信号控制将该BC_iC/BC_i-1C信号传至上述输出埠BC_oC;一第二栓锁器,栓锁上述第二多工器输出之AC_iC/和信号,并接受上述时钟信号控制而输出该AC_iC/和信号;一第三栓锁器,连接上述输入埠TC_i1C以接收且栓锁上述时序产生器产生之第一交谈信号,并接受上述时钟信号控制而输出该第一交谈信号至上述输出埠TC_o1C;一互斥或闸,以接受连通上述双向输送埠MC_iC、MC_oC之信号,及接受上述第一栓锁器输出之BC_iC/BC_i-1C信号,运算后输出一控制信号;一全加法器,系接受并相加上述互斥或闸输出之控制信号、上述第二栓锁器输出之AC_iC/和信号及上述CC_iC输入埠之输入信号,产生之「和」信号传至上述第二多工器,而进位部份则传至输出埠CC_oC;及一三态缓冲器,连接于上述全加法器及上述双向输送埠MC_iC、MC_oC,并受上述第三栓锁器输出之第一交谈信号控制而启闭。3.如申请专利范围第1项所述之一维非回归二元除法器阵列,其中该第二处理器单元包括:一第一多工器,接受上述输入埠BC_iC、BC_i-1C信号,并受上述时序产生器输出之起始信号控制,以选择BC_iC/BC_i-1C信号输出;一第二多工器,接受上述输入埠AC_iC信号及一「和」信号,并受上述起始信号控制选择该AC_iC/和信号输出;一第一栓锁器,栓锁上述第一多工器输出之BC_iC/BC_i-1C信号,并接受上述时钟信号控制将该BC_iC/BC_i-1C信号传至上述输出埠BC_oC;一第二栓锁器,栓锁上述第二多工器输出之AC_iC/和信号,并接受上述时钟信号控制而输出该AC_iC/和信号;一第三栓锁器,连接上述输入埠TC_i2C,以栓锁上述时序产生器产生之第二交谈信号,并接受上述时钟信号控制而输出该第二交谈信号传至上述输出埠TC_o2C;一NMOS电晶体及一PMOS电晶体,其中该NMOS电晶体之汲极连接上述双向输送埠MC_iC、MC_oC,闸极连接并接受上述第三栓锁器之输出,而该PMOS电晶体之汲极连接上述输入埠CC_iC,闸极连接并接受上述第三栓锁器之输出,及源极与上述NMOS电晶体之源极连接;一互斥或闸,系接受上述双向输送埠MC_iC、MC_oC之信号及接受上述第一栓锁器输出之BC_iC/BC_i-1C信号,运算后输出一控制信号;一全加法器,系接受并相加上述互斥或闸输出之控制信号、上述第二栓锁器输出之AC_iC/和信号及上述NMOS电晶体/PMOS电晶体源极之输出信号,产生之「和」传至上述输出埠S及上述第二多工器,产生之「进位」部份则传至上述输出埠CC_oC;一第四栓锁器,连接上述输入埠TC_i1C以栓锁上述时序产生器产生之第一交谈信号,并受上述时钟信号控制而输出该第一交谈信号至上述输出埠TC_o1C;及一三态缓冲器,连接于上述全加法器及上述双向输送埠MC_iC、MC_oC,并受上述第四栓锁器输出之第一交谈信号控制而启闭。4.如申请专利范围第1项所述之一维非回归二元除法器阵列,其中该第三处理器单元包括:一第一栓锁器,连接上述输入埠BC_i-1C,以栓锁该埠输入之BC_i-1C信号,并受上述时钟信号控制而输出该BC_i-1C信号传至上述输出埠BC_oC;一多工器,接受上述输入埠AC_iC信号及一「和」信号,并受上述起始信号控制选择该AC_iC/和信号输出;一第二栓锁器,栓锁上述多工器输出之AC_iC/和信号,并接受上述时钟信号控制而输出该AC_iC/和信号;一第三栓锁器,连接上述输入埠TC_i2C,以栓锁上述时序产生器产生之第二交谈信号,并受上述时钟信号控制而输出该第二交谈信号传至上述输出埠TC_o2C;一第四栓锁器,连接上述输入埠TC_i2C,以栓锁上述时序产生器产生之第二交谈信号,并受上述时钟信号控制而输出该第二交谈信号传至上述多工器;一NMOS电晶体及一PMOS电晶体,其中该NMOS电晶体之汲极连接上述双向输送埠MC_iC、MC_oC,闸极连接并接受上述第三栓锁器之输出,而该PMOS电晶体之汲极连接上述输入埠CC_iC,闸极连接并接受上述第三栓锁器之输出,及源极与上述NMOS电晶体之源极连接;一互斥或闸,系接受上述双向输送埠MC_iC、MC_oC之信号及接受上述第一栓锁器输出之BC_i-1C信号,运算后输出一控制信号;及一全加法器,系接受并相加上述互斥或闸输出之控制信号、上述第二栓锁器输出之AC_iC/和信号及上述NMOS电晶体/PMOS电晶体源极之输出信号,产生之「和」信号传至上述输出埠S及上述多工器,产生之「进位」部份则传至上述输出埠CC_oC;5.一种一维非回归二元除法器阵列,系使用来执行M个被除数位元及N个除数位元之除法运算,主要包括:一个第一处理器单元,包括有七个输出/输入埠,其中输入埠AC_iC传递被除数位元信号;输入埠BC_iC传递除数位元信号;输出埠S传递余数位元信号;输入埠SC_iC、CC_iC及输出埠CC_oC、MC_oC则作为一维阵列各处理器单元间资料信号交换参照传递之用;N--2个第二处理器单元,每个第二处理器单元各包括有九个输出/输入埠,其中输入埠AC_iC传递被除数位元信号;输入埠BC_iC传递除数位元信号;输出埠S传递余数位元信号;输入埠MC_iC、SC_iC、CC_iC及输出埠SC_oC、CC_oC、MC_o2C则作为一维阵列各处理器单元间资料信号交换参照传递之用;一个第三处理器单元,包括有六个输出/输入埠,其中输入埠AC_iC传递被除数位元信号;输入埠BC_iC传递除数位元信号;输出埠S传递余数位元信号;输入埠MC_iC及输出埠SC_oC、CC_oC则作为一维阵列各处理器单元间资料信号交换参照传递之用;及一时序产生器,系用来接受一时钟信号,产生一起始信号,以控制上述第一、第二及第三处理器单元;其特征在于藉由上述第一处理器单元之输入埠SC_iC、CC_iC及输出埠MC_oC串接上述N--1个第二处理器单元之第一个第二处理器单元之输出埠SC_OC、CC_oC及输入埠MC_iC,再由该第一个第二处理器单元逐个以其输入埠SC_iC、CC_iC及输出埠MC_oC串接另一个之输出埠SC_OC、CC_oC及输入埠MC_iC至最末之第N--2个第二处理器单而串列;最后再由该第N--2个第二处理器单元之输入埠SC_iC、CC_iC及输出埠MC_oC串接上述第三处理器单元之输出埠SC_OC、CC_oC及输入埠MC_iC而串接成一维形态之除法器阵列者。6.如申请专利范围第5项所述之一维非回归二元除法器阵列,其中该第一处理器单元包括:一第一栓锁器,栓锁上述输入埠BC_iC信号,且连接一及闸之输出端,该及闸之二输入端分别连接上述时钟信号及起始信号,以控制该第一栓锁器输出其栓锁之BC_iC信号;一第一多工器,系接受上述输入埠AC_iC、SC_iC信号及上述起始信号,且受该起始信号控制而输出该AC_iC/SC_iC信号;一第二栓锁器,以栓锁上述第一多工器输出AC_iC/SC_iC信号,并受上述时钟信号控制,而输出其栓锁之AC_iC/SC_iC信号;一第二多工器,连接一高电位〝1〞及上述输出埠CC_oC,且受上述起始信号控制,而输出该〝1〞/CC_oC信号;一第三栓锁器,栓锁上述第二多工器输出之〝1〞/CC_oC信号,并受上述时钟信号控制而输出其栓锁之〝1〞/CC_oC信号至上述输出埠MC_oC;一互斥或闸,以接受上述第一栓锁器输出之BC_iC信号及上述第三栓锁器输出之〝1〞/CC_oC信号,运算后输出一控制信号;及一全加法器,系接受并相加上述互斥或闸输出之控制信号、上述第二栓锁器输出之AC_iC/SC_iC信号及上述CC_iC输入埠之输入信号,产生之和传至上述输出埠S,而进位部份则传至上述第二多工器及上述输出埠CC_oC。7.如申请专利范围第5项所述之一维非回归二元除法器阵列,其中该第二处理器单元包括:一第一栓锁器,栓锁上述输入埠BC_iC信号,且连接一及闸之输出端,该及闸之二输入端分别连接上述时钟信号及起始信号,以控制该第一栓锁器输出其栓锁之BC_iC信号;一多工器,系接受上述输入埠AC_iC、SC_iC信号及上述起始信号,且受该起始信号控制而输出该AC_iC/SC_iC信号;一第二栓锁器,以栓锁上述多工器输出之AC_iC/SC_iC信号,并受上述时钟信号控制而输出其栓锁之AC_iC/SC_iC信号;一互斥或闸,以接受上述第一栓锁器输出之BC_iC信号及上述输入埠MC_iC、输出埠MC_oC连通之信号,运算后输出一控制信号;一全加法器,系接受并相加上述互斥或闸输出之控制信号、上述第二栓锁器输出之AC_iC/SC_iC信号及上述输入埠CC_iC之输入信号,产生之和传至上述输出埠S、SC_oC,而进位部份则传至上述输出埠CC_oC。8.如申请专利范围第5项所述之一维非回归二元除法器阵列,其中该第三处理器单元包括:一第一栓锁器,栓锁上述输入埠BC_iC信号,且连接一及闸之输出端,该及闸之二输入端分别连接上述时钟信号及起始信号,以控制该第一栓锁器输出其栓锁之BC_iC信号;一第二栓锁器,以栓锁上述AC_iC信号,并受上述时钟信号控制而输出其栓锁之AC_iC信号;一互斥或闸,以接受上述第一栓锁器输出之BC_iC信号及上述输入埠MC_iC信号,运算后输出一控制信号;及一全加法器,系接受并相加上述互斥或闸输出之控制信号、上述第二栓锁器输出之AC_iC信号及上述输入埠MC_iC信号,产生之和传至上述输出埠S、SC_oC,而进位部份则传至上述输出埠CC_oC。第一图为模糊化推论方法中,后部件以单一形式表示之示意图。第二图为解模糊化输出运算式之示意图。第三图为传统取得解模糊化输出运算式之硬体架构示意图。第四图为传统二维除法器阵列中之基本处理器单元电路图。第五图为传统二维除法器阵列之方块示意图。第六图为本发明第一实施例之方块示意图。第七图为第六图中第一处理器单元之电路图。第八图为第六图中第二处理器单元之电路图。第九图为第六图中第三处理器单元之电路图。第十图为本发明第一实施例在第一时序之动作示意图。第十一图为本发明第一实施例在第二时序之动作示意图。第十二图为本发明第一实施例在第三时序之动作示意图。第十三图为本发明第一实施例在第四时序之动作示意图。第十四图为本发明第二实施例之方块示意图。第十五图为第十四图中第一处理器单元之电路图。第十六图为第十四图中第二处理器单元之电路图。第十七图为第十四图中第三处理器单元之电路图。第十八图为本发明第二实施例在第一时序之动作示意图。第十九图为本发明第二实施例在第二时序之动作示意图。第廿图为本发明第二实施例在第三时序之动作示意图。第廿一图 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