| 主权项 |
1. 一种全覆盖后置闸PMOS静电保护元件制法,为特别结合有遮罩唯读记忆体(MASK ROM)或利用P型植入之制造方法,包括:于基底或井区上形成复晶矽闸极;以离子植入形成N-及P-浅掺杂区;于闸极上形成侧壁层;以离子植入形成N+及P+源/泄极结构;其特征在于:于源/泄极形成后,使用一具有可同时开启写码区域及PMOS静电保护元件之闸极两侧开口区之光罩,进行对准及P型离子植入,将P型离子植入至写码区域(尤指遮罩唯读记忆体之客户码)及PMOS静电保护元件两侧下方位置,以达到切断记忆元之导通及形成PMOS全覆盖后置闸P+区域者。2. 如申请专利范围第1项所述之全覆盖后置闸MPOS静电保护元件制法,其中该P型离子植入为在闸极完成之后进行者。3. 如申请专利范围第1项所述之全覆盖后置闸MPOS静电保护元件制法,其中该PMOS保护元件之离子植入区域可仅设置在单边、任意移动、改变区域大小或可包含源/泄极之接触窗者。4. 如申请专利范围第1项所述之全覆盖后置闸PMOS静电保护元件制法,其中PMOS保护元件之P型离子植入可包含硼(B11)或BF@ss2气体者。5. 如申请专利范围第1项所述之全覆盖后置闸PMOS静电保护元件制法,其中PMOS保护元件可使用于半导体输入或输出电路者。6. 如申请专利范围第1项所述之全覆盖后置闸PMOS静电保护元件制法,其中该闸极材料为复晶矽、矽化物或金属者。7. 如申请专利范围第1项所述之全覆盖后置闸PMOS静电保护元件制法,其中该记忆元件区域包含埋入式源/泄极者。图示简单说明:第一A、B图:系静电保护电路之示意图。第二A-E图:系习知制程剖面示意图(一)。第三A-D图:系习知制程剖面示意图(二)。第四A-C图:系本发明之制程剖面示意图。第五A、B图:系本发明之PMOS静电保护元件之俯视及剖面 |
