| 主权项 |
1. 一种供闸阵列之基本单元,包含:许多CMOS地点,排列成至少一行,其中在该至少一行之每一行,该等CMOS地点包含二小CMOS地点具有第一闸宽度之电晶体,及二大CMOS地点具有第二闸宽度之电晶体,第二闸宽度为大于第一闸宽度。2. 根据申请专利范围第1项之基本单元,其中上述至少一行包含二行,并且该行等之第一行中之CMOS地点与该行等之第二行中之MOS地点反相。3. 根据申请专利范围第1项之基本单元,其中上述大CMOS地点设计为执行逻辑功能。4. 根据申请专利范围第2项之基本单元,另包含至少一位于该二行间之双极性地点。5. 一种供闸阵列之基本单元,包含:(a) 许多第一CMOS地点,每一第一CMOS地点包含至少二完全相同之区段,每一区段包含第一闸宽度之电晶体;以及(b) 许多第二CMOS地点,各包含第二闸宽度之电晶体,该第二闸宽度约为第一闸宽度二倍,以便许多第一CMOS地点之每一地点中之电晶体可构形为许多第二CMOS地点中诸电晶体之一之电等效者。6. 根据申请专利范围第5项之基本单元,另包含至少一位于靠近许多第一COMS地点及许多第二CMOS地点之双极性地点。7. 根据申请专利范围第5项之基本单元,其中上述许多第一CMOS地点及许多第二CMOS地点排列成至少二行,以便至少二第一CMOS地点及至少二CMOS地点位于每一行中。8. 根据申请专利范围第7项之基本单元,另包含至少一位于至少二行间之双极性地点。9. 根据申请专利范围第8项之基本单元,其中上述至少一双极性地点包含二双极性地点。10. 根据申请专利范围第7项之基本单元,其中上述至少一双极性地点包含至少一双极性电晶体及至少一CMOS反相器。11. 根据申请专利范围第5项之基本单元,其中上述第一CMOS地点及第二CMOS地点各包含一对第三闸宽度之电晶体,该第三闸宽度为小于第一闸宽度。12. 根据申请专利范围第5项之基本单元,其中上述第二CMOS地点另包含一对第四闸宽度之小p-沟道电晶体,该第四闸宽度为小于第一闸宽度。13. 根据申请专利范围第5项之基本单元,其中每一第一CMOS地点中之上述第一闸宽度之电晶体包含四个中等p-沟道电晶体及四个中等n-沟道电晶体,并且其中每一第二CMOS地点中之上述第二闸宽度之电晶体包含二个大p-沟道电晶体及二个大n-沟道电晶体。14. 根据申请专利范围第13项之基本单元,其中上述四个中等p-沟道电晶体位于四个中等n-沟道电晶体之间。15. 根据申请专利范围第13项之基本单元,其中上述诸大p-沟道电晶体之一之闸连接至上述诸大n-沟道电晶体之一之闸,并且其他大p-沟道电晶体之闸连接至其他大n-沟道电晶体之闸。16. 根据申请专利范围第5项之基本单元,另包含在上述第一CMOS地点及第二CMOS地点之多晶矽跨接片。17.一种闸阵列包含许多基本单元,诸基本单元各包含:(a) 许多第一CMOS地点,诸第一CMOS地点各包含第一闸宽度之中等电晶体;以及(b) 许多第二CMOS地点,各有第二闸宽度之大电晶体,该第二闸宽度为大于第一闸宽度;其中诸第一CMOS地点及第二CMOS地点各另包含一对具有第三闸宽度小于第一闸宽度之小电晶体。18. 一种闸阵列包含排列成数行及数列之许多基本单元,诸基本单元各包含:(a) 至少二第一宽度之大n-沟道电晶体;以及(b) 至少二第二宽度之中等n-沟道电晶体,该第二宽度为小于第一宽度,其中该二中等n-沟道电晶体予以并联时,其为诸大n-沟道电晶体之一之电等效者。19. 根据申请专利范围第18项之闸阵列,另在每一基本单元包含:(a) 至少二第三宽度之大p-沟道电晶体;以及(b) 至少二第四宽度之中等p-沟道电晶体,该第四宽度为小于第三宽度,其中该二中等p-沟道电晶体予以并联时,其为诸大p-沟道电晶体之一之电等效者。20. 根据申请专利范围第19项之闸阵列,其中上述第一宽度约等于第三宽度,并且上述第二宽度约等于第四宽度。21. 根据申请专利范围第19项之闸阵列,其中上述至少二中等n-沟道电晶体包含供每一大n-沟道电晶体之二中等n-沟道电晶体,并且其中该至少二中等p-沟道电晶体包含供每一大p-沟道电晶体之中等p-沟道电晶体。22. 根据申请专利范围第21项之闸阵列,另在每一基本单元包含:(a) 一闸宽度小于中等n-沟道电晶体之小n-沟道电晶体供每一大n-沟道电晶体及供每隔一n-沟道电晶体;以及(b) 一闸宽度小于中等p-沟道电晶体之小p-沟道电晶体供每一大p-沟道电晶体。23. 一种供BiCMOS闸阵列之基本单元,包含:(a) 第一位许多排列成至少二行之CMOS地点;以及(b) 至少一位于至少二行间之双极性地点。24. 根据申请专利范围第23项之基本单元,其中上述第一许多CMOS地点包含至少一小CMOS地点有第一闸宽度之电晶体,及至少一大CMOS地点有第二闸宽度之电晶体,该第二闸宽度为大于第一闸宽度。25. 根据申请专利范围第24项之基本单元,其中上述第二闸宽度为在二倍第一闸宽度之百分之五以内。26.根据申请专利范围第24项之基本单元,其中上述诸行各包含二小CMOS地点及二大CMOS地点。27. 根据申请专利范围第24项之基本单元,其中诸小CMOS地点各包含四个第一闸宽度之中间n-沟道电晶体,四个第三闸宽度之中等p-沟道电晶体,及二个第四闸宽度之小n-沟道电晶体,其中该第四闸宽度为小于第一及第三闸宽度。28. 根据申请专利范围第27项之基本单元,其中诸大CMOS地点各包含二个第二闸宽度之n-沟道电晶体,二个第五闸宽度之p-沟道电晶体,二个第四闸宽度之n-沟道电晶体,及二个第六闸宽度之p-沟道电晶体,其中该第六闸宽度为小于第三闸宽度,并且上述第五闸宽度为大于第三闸宽度。29. 根据申请专利范围第28项之基本单元,其中上述第一闸宽度等于第三闸宽度,并且上述第二闸宽度等于第五闸宽度。30. 根据申请专利范围第23项之基本单元,另包含在上述第一许多CMOS地点之诸CMOS地点间之许多横向连接并且无垂直连接,以及在诸CMOS地点与至少一双极性地点间之许多垂直连接。31. 根据申请专利范围第23项之基本单元,其中上述双极性地点包含至少一双极性电晶体及至少一CMOS反相器。32. 根据申请专利范围第23项之基本单元,其中上述至少二行之第一行中之CMOS地点为与上述至少二行之第二行中之CMOS地点反相。33. 根据申请专利范围第23项之基本单元,其中一产生供CMOS基本单元之巨集为对该基本单元具有功能。34.根据申请专利范围第23项之基本单元,其中双极性地点对CMOS地点之比为1比4。图示简单说明:图1例示先前技术BiCMOS基本单元之铺面,其代表性部份之平面图。图2a例示根据本发明,允许高双极性地点利用(bipolarsite utilization,简称HBU)之闸阵列基本单元之平面图。图2b例示根据本发明之CMOS闸阵列基本单元之平面图。图3a例示根据本发明之基本单元之示意图。图3b例示根据本发明之BiCMOS基本单元之平面图。图3c例示根据本发明之CMOS基本单元之平面图。图4—9b例示根据本发明之部份基本单元,在各制造阶段之平面图。图10a例示可在图8中所示基本单元上完成之2输入〝与非〞闸巨集之平面图。图10b例示图10a中所示2输入〝与非〞闸之示意图。图11详示图10a之2输入〝与非〞闸巨集,其功率及接地滙流排相对金属/触点/通路部位之平面图。图12例示图10a之2输入〝与非〞闸巨集用之触点之平面图。图13例示一CMOS 2输入〝异〞闸之示意图。图14例示图13之反相器细部之示意图。图15例示图13之CMOS 2输入〝异〞闸,其一种巨集之平面图,图示多晶闸及扩散区。图16例示以触点用于完成图15之CMOS 2输入〝异〞闸巨集之金属化规划之平面图(仅为此例示目的而示为加涂阴影)。图17例示使用BiNMOS驱动器所完成之2 输入〝异〞闸之示意图。图18例示图17之BiNMOS反相器细部之示意图。图19例示用于完成图17之2 输入〝异〞闸之2输入〝异〞巨集之平面图。图20示平面图,例示配合完成2 输入〝异〞巨集之图19之BiNMOS驱动器使用之功率滙流排之平面图。图21例示MET1之平面图(阴影所示),有触点供完成图19之 |
