用于动态随机存取记忆体(DRAM)之堆叠电容器的底层矽电极的制法

摘要

本发明揭露一种全新制程来增加动态随机存取记忆体(DRAMS)里堆叠电容器的电容值。这制程是利用双层复晶矽(Ploy-Si)并以磷酸处理该双层复晶矽来作为该堆叠电容器的底电极。因掺杂过(depod)复晶矽经邻酸处理时，矽晶粒边界(Silicon Grain Boundary)蚀刻速率比矽晶(SiliconGrain)本身快而使表面凹凸不平，进而使面积增加。但因蚀刻速率不易控制而易造成矽晶粒边界被过度蚀刻，导致电极断线。本发明用双层复晶矽结构做为底电极来改善，此上下两层复晶矽边界会交错。上层复晶矽经蚀刻时，下层复晶矽较不会影响，而使底电极不至断线，且达到增加表面积的目的。

主权项

2. 如申请专利范围第1项所述的制法,其中该第一层复晶矽层系以低压化学气相沉积方式被形成,其具有500-2000@fc(1.frch)8的厚度。3. 如申请专利范围第1项所述的制法,其中该第二层复晶矽层系以低压化学气相沉积方式被形成,其具有500-2000@fc(1.frch)8的厚度。4. 如申请专利范围第1项所述的制法,其中步骤b)及e)的掺杂系以离子布植方式进行掺杂,该被掺杂的离子系选自P@su+,As@su+,Sb@su+,BF@ss2@su+,及B@su+所组成的族群。5. 如申请专利范围第1项所述的制法,其中步骤c)及f)的活化系以快速退火(RTA)、传统炉管退火(CFA)或两者之混合之退火方式进行。6. 如申请专利范围第1项所述的制法,其中步骤b)的掺杂及步骤c)的活化系藉POCl@ss3扩散而同时达成。7. 如申请专利范围第1项所述的制法,其中步骤e)的掺杂及步骤f)的活化系藉POCl@ss3扩散而同时达成。8. 如申请专利范围第1项所述的制法,其中步骤g)的磷酸蚀刻系以浓度40-90%的磷酸水溶液在60-160℃的温度下进行3-150分钟。9. 如申请专利范围第8项所述的制法,其中磷酸蚀刻系进行3-30分钟。图示简单说明:图一为经120℃磷酸处理过的磷—掺杂复晶矽膜的SEM照片。图二为图一中磷—掺杂复晶矽膜的穿透式电子显微镜(Transmission Electron Micro-Spectrum, TEM)照片。图三显示了掺杂浓度不同之复晶矽薄膜经过不同时间磷酸处理所量测到的薄片电阻値。图四(a)—(h)为于一矽基材上制备一堆叠电容器之示意流程图。图五(A)—(C)为制备一堆叠电容器的底层矽电极之示意流程图。图六显示了以单层复晶矽作为底电极所制作的电容器元件其正常化电容値对H@ss3PO@ss4蚀刻时间的变化。图七显示了以双层复晶矽作为底电极所制作电容器元件其