| 主权项 |
1. 一种可程式化记忆体电路,包含:@nl一用以保留资料之记忆格;@nl一用以传递一第一选择信号的第一字线;@nl一第一位元线;@nl一设置于该第一位元线和该记忆格之间的第一选择性耦合器,可根据该用以传递其间之信号的第一选择信号来选择性地耦合该第一位元线和该记忆格;@nl一连接该记忆格的输出介面,用以携带来自该记忆格之信号;和@nl一连接该记忆格的外加资料线,用以携带一信号至该记忆格。2. 根据申请专利范围第1项之可程式化记忆体电路,其中该第一选择信号为一写入致能信号,和当该第一选择性耦合器被该写入致能信号致能时,该第一位元线会携带欲被储存于该记忆格内之资料,该输出介面包含:@nl一第二位元线;@nl一用以传递一读取致能信号的第二字线;和@nl一设置于第二位元线和该记忆格之间的第二选择性耦合器,能选择性地耦合该第二位元线和该记忆格,以当被读取信号致能时,致能该记忆格的资料读取。3. 根据申请专利范围第2项之可程式化记忆体电路,尚包含:@nl一第三位元线,用以携带欲储存于该记忆格中的交变资料;@nl一用以传递一交变的写入致能信号的第三字线;和@nl一设置于该第三位元线和该外加资料线之间的第三选择性耦合器,可选择性地耦合该第三位元线和该外加资料线,用以当由该交变的写入致能信号致能时,将此交变资料传递至该记忆格。4. 一种可程式化记忆体电路,包含:@nl一用以保持资料的记忆格;@nl多条字线,该多条字线的每条字线传送一相关的致能信号;@nl多条位元线;和@nl多个选择性耦合器,该多个选择性耦合器的每个选择性耦合器系设置于该记忆格和该多条位元线的一相关位元线之间,可选择性地耦合该相关位元线和该记忆格,以当以该多条字线的一相关字线之致能信号致能时,于其间传递信号。5. 根据申请专利范围第4项之可程式化记忆体电路,其中:@nl该多条字线的一重设字线传递一重设致能信号,作为其相关的致能信号;@nl该多条位元线的一重设位元线系耦合于一固定的电压源上,以传递一重设位准;和@nl该设置于该重设位元线和该记忆格之间的多个选择性耦合器之第一选择性耦合器可选择性地使该记忆格耦合至该重设位元线,用以当被该重设位元线的重设致能信号致能时,使其重设位准储存于该记忆格内。6. 根据申请专利范围第4项之可程式化记忆体电路,其中该记忆格是与一场可程式化闸极阵列(FPGA)有关的记忆体阵列的一部分,其中;@nl该FPGA的一状态机器使该FPGA存取该记忆体阵列;@nl该多条字线之一程式字线,因受该状态机器之影响而传递一程式致能信号;@nl该多条位元线之一程式位元线,传递来自该状态机器的程式资料;和@nl设置于该记忆格和该程式位元线之间的该多个选择性耦合器之第一选择性耦合器,可选择性地使该格耦合至该程式位元线上,以当被该程式字线的程式致能信号致能时,将来自该状态机器的程式资料储存于该记忆格中。7. 根据申请专利范围第6项之可程式化记忆体电路,其中:@nl该多条字线的一次级字线可传递一次级致能信号;@nl该多条位元线的一次级位元线可传递一次级源的次级资料;和@nl该设置于该记忆格和该次级位元线之间的多个选择性耦合器的第二选择性耦合器,可选择性地使该记忆格耦合于该次级位元线,以当被该次级字线的次级致能信号致能时将该次级资料储存于该记忆格中。8. 根据申请专利范围第4项之可程式化记忆体电路,其中该记忆格是一记忆体阵列的部分,该可程式化的记忆体电路尚包含:@nl一用以接收串联的输入资料之串联输入端;@nl设置于该串联输入端与该记忆格之间的一初级选择性耦合器,用以当由一初级扫描时钟致能时,选择性地将该串联输入的串联输入资料传递到该记忆格中;@nl一用以保持资料的次级记忆格;和@nl一设置于该记忆格和该次级记忆格之间的次级选择性耦合器,用以当被一次级扫描时钟致能时,可选择性地将该记忆格之资料传递到该次级记忆格中;@nl藉此,该记忆格可分别经由相关的致能信号或是初级扫描时钟而接收来自该多条位元线之一的资料,或是该串联输入端之资料。9. 根据申请专利范围第8项之可程式化记忆体电路,尚包含:@nl一用以定址该记忆体阵列的N-位元位址输入;和@nl一位址解码器电路,能于解码出该N-位元位址输入之一特定位址时提供该相关的致能信号。10. 一种可程式化记忆体电路,包含一位元线/字线可定址的记忆格阵列,该电路包含:@nl一可在每次第一字线时定址的第一记忆格,该第一字线用以致能对该记忆格作初级资料存取;@nl一可在每次第二字线时定址的第二记忆格,该第二字线用以致能对该记忆格作初级资料存取;@nl一设置在该第一记忆格与该第二记忆格之间的转换格,以提供中间资料之储存;@nl一在每次第一时钟时被致能的第一选择性耦合器,用以选择性地耦合该转换格和该第一记忆格,能致能资料在其间传递;和@nl一在每次第二时钟时被致能的第二选择性耦合器,用以选择性地耦合该转换格和该第二记忆格,以致能资料在其间传递;@nl藉此,该第一和第二时钟乃顺序地操作,以将资料由该第一与第二记忆格之一传递到另一记忆格上。11. 根据申请专利范围第10项之可程式化记忆体电路,尚包含一能依序提供该第一时钟作为一第一相位推入时钟,和提供该第二时钟作为一第二相位推入时钟之装置,以使资料由该第一记忆格传递到该第二记忆格。12. 根据申请专利范围第11项之可程式化记忆体电路,其中:@nl该转换格具有一输入端,以接收资料,其中所储存的中间资料系根据在该输入端所收到的资料而更新,以及一输出端,用以根据其中所储存的中间资料而送出资料;@nl该第一和第二记忆格各具有一个输入端,以接收资料,其中所储存的资料系根据在该输入端所收到的资料而更新,以及一输出端,用以根据其中所储存的中间资料而送出资料;@nl该第一选择性耦合器系设置于该第一记忆格之输出与该转换格的输入之间;和@nl该第二选择性耦合器系设置于该转换格之输出与该记忆体阵列的输入之间。13. 根据申请专利范围第12项之可程式化记忆体电路,尚包含:@nl一在每次第一相位拍出时钟时被致能的第三选择性耦合器,用以选择性地使该次级记忆格的输出耦合至该转换格的输入上,而致能资料由该第二记忆格传送至该转换格上;@nl一在每次第二相位拍出时钟时被致能的第四选择性耦合器,用以选择性地使该转换格的输出耦合至该第一记忆格的输入,而致能资料由该转换格传送到该第一记忆格上;和@nl用以依序提供该第一相位拍出和第二相位拍出时钟之装置,以将该次级记忆格的资料传送到该第一记忆格上。14. 一种用以操作一FPGA和一可程式化记忆体阵列之方法,该方法包括下列步骤:@nl建构该FPGA,包括使初始资料由一外部的资料传送至该可程式化的记忆体阵列;和@nl功能性地操作该已建构的FPGA,包括内部地存取该可程式化记忆体阵列。15. 根据申请专利范围第14项之方法,其中该建构FPMA的步骤包括一个建构该可程式化记忆体阵列之步骤,用以防止在该已建构的FPMA的功能性操作期间写入FPMA。16. 根据申请专利范围第14项之方法,其中该建构FPMA的步骤包括一个建构该可程式化记忆体阵列之步骤,用以在该已建构的FPMA的功能性操作期间致能其读取和写入动作。17. 一种记忆体阵列,包含配置成列和行之阵列的多个记忆格,每列记忆格具有相关的一可定址的致能字线,且每行记忆格具有相关的一位元线,该每条位元线当经由个别的可定址的致能字线而致能时,可存取该相关行的记忆格,该记忆体阵列尚包含:@nl多个分开的耦合器,该多个分开耦合器中的每个分开的耦合器系设置在给定行的个别相邻的记忆格之间;@nl每个分开的耦合器可操作以根据一推入/拍出控制信号而选择性地使该给定行内的资料由该个别相邻记忆格之一向另一者位移。18. 根据申请专利范围第17项之记忆体阵列,其中每一分开的耦合器包含:@nl一用以储存中间资料的转换格,该转换格具有一用以接收资料来更新其内所储存的中间资料之输入端,和一用以送出一对应于其内所储存的中间资料之资料的输出端;@nl一设置于该个别的相邻记忆格之一和该转换格的输入端之间的第一选择性耦合器,该第一选择性耦合器接收一第一相位推入/拍出时钟信号,而选择性地致能该第一选择性耦合器,以将该个别的相邻记忆格之一的资料传递到该转换格的输入上;和@nl一设置于该个别的相邻记忆格的另一者和该转换格的输出端之间的第二选择性耦合器,该第二选择性耦合器接收一第二相位拍出/推入时钟信号,而选择性地致能该第二选择性耦合器,以将资料由该转换格的输出端传递至该个别的相邻记忆格的另一者上。19. 根据申请专利范围第18项之记忆体阵列,其中每一分开的耦合器尚包含:@nl一设置于该个别的相邻记忆格的另一者以及该转换格的输入端之间的第三选择性耦合器,该第三选择性耦合器接收一第一相位拍出/推入时钟信号,而选择性地致能该第三选择性耦合器,以将资料由该个别的相邻记忆格的另一者传递到该转换格之输入端;和@nl一设置于该个别的相邻记忆格之一和该转换格的输出端之间的第四选择性耦合器,该第四选择性耦合器接收一第二相位拍出/推入时钟信号,而选择性地致能该第四选择性耦合器,以将来自于该转换格输出端的资料传递到该个别的相邻记忆格之一上。20. 根据申请专利范围第17项之记忆体阵列,尚包含:@nl多个翻转式耦合器;@nl该多个翻转式耦合器的每一翻转式耦合器系根据一翻转模式的致能信号而选择性地设置在该给定行的一顶部记忆格和该给定行的一底部记忆格之间;@nl该每一翻转式耦合器当在每次该翻转模式致能信号时可操作以根据该推入/拍出控制信号而选择性地使给定行内之资料由该顶部和底部记忆格之一彼此位移。21. 一种记忆体阵列,包含多个以行和列配置的记忆格,每列格具有一可选择性由一相关列位址定址的相关字线,且每行格具有一位元线,可当经个别字线致能时存取该相关行的记忆格,该记忆体阵列尚包含:@nl一位址解码器,具有一位址输入端,以接收一输入位址,该位址解码器乃根据该输入位址而选择该字线;和@nl一可程式化的存取单元,用以在该记忆体阵列的相关读取和写入操作期间提供读取和写入输入位址给该位址解码器的位址输入端,该可程式化的存取单元在该记忆体阵列的操作期间修正该读取和写入位址,以致能根据一模式选择信号而提供后进先出(LIFO)或先进先出(FIFO)记忆功能其中之一。22.根据申请专利范围第21项之记忆体阵列,其中该可程式化存取单元包含:@nl一第一位址计数器,用以计数该记忆体阵列的写入操作,并在每次该模式选择信号而被致能时,在这种写入操作期间,根据其计数而提供该输入位址至该位址解码器。23. 根据申请专利范围第22项之记忆体阵列,其中该可程式化存取单元包含:@nl一第一时钟控制单元,可在每次该模式选择信号而被致能时以符合该第一位址计数器的方式操作,以当由每次第一位址计数器之计数而定址时,控制对该记忆体阵列的写入操作顺序,以及控制经该第一位址计数器对该写入操作的计数。24. 根据申请专利范围第23项之记忆体阵列,其中:@nl该第一位址计数器尚被进一步操作,以决定该记忆体阵列的每一读取操作的计数,并当由每次模式选择信号致动能,根据其中之计数而在此种读取操作期间将输入位址提供给该位址解码器;和@nl该第一时钟控制单元,在由每次该模式选择信号致能时,以符合该第一位址计数器之方式被进一步操作,以当由次该第一位址计数器之计数定址时,控制该记忆体阵列的读取操作顺序,以及控制其减量;@nl藉此,该第一位址计数器和第一时钟控制单元能当由每次该模式选择信号致能时,提供后进先出的功能给该记忆体单元。25. 根据申请专利范围第23项之记忆体阵列,其中该可程式化存取单元尚包含:@nl一第二位址计数器,用以计数该记忆体阵列的读取操作,并在每次该模式选择信号而被致能时,在这种读取操作期间,根据其计数而提供该输入位址至该位址解码器;@nl一第二时钟控制单元,可在每次该模式选择信号而被致能时,符合该第二位址计数器的方式操作,以当由每次第二位址计数器之计数而定址时,控制对该记忆体阵列的读取操作顺序,以及控制经该第二位址计数器对该读取操作的计数;@nl藉此,该第一和第二位址计数器和该第一和第二时钟控制单元能当由每次模式选择信号而致能时,提供一先入先出的功能给该记忆体阵列。26. 根据申请专利范围第25项之记忆体阵列,其中该第一和第二位址计数器包括一选择性耦合器,其可程式化,以当由每次模式选择信号而致能时,于个别的读取和写入操作期间,可选择性地将其相关的计数値加至该位址解码器的位址输入端上。27. 根据申请专利范围第26项之记忆体阵列,其中该可程式化的存取单元尚包含:@nl一位址比较单元,用以决定该第一和第二位址计数器的至少其一之计数値何时与一预设的至少一边界値匹配。28. 根据申请专利范围第26项之记忆体阵列,其中该可程式化的存取单元尚包含:@nl一位址比较单元,用以决定该第一和第二位址计数器的计数値何时彼此符合。29. 根据申请专利范围第26项之记忆体阵列,其中该可程式化的存取单元尚包含:@nl第一和第二边界位址暂存器,可提供个别的边界値;和@nl一位址比较单元,可程式化以选择和比较来自一群组的两个値,该群组系由该第一位址计数器的计数値、该第二位址计数器的计数値、该第一边界位址暂存器的边界値和该第二边界位址暂存器的边界値所组成,该位址比较单元系决定该两个选出的値何时彼此符合。30. 根据申请专利范围第24项之记忆体阵列,其中该第一位址计数器包括一选择性耦合器,可程式化以当由每次模式选择信号致能时,在写入和读取操作期间,选择性地将其计数値加至该位址解码器的位址输入端。31. 根据申请专利范围第30项之记忆体阵列,其中该可程式化的存取单元尚包含:@nl一位址比较单元,用以决定该第一位址计数器的计数値何时与一预设的边界値匹配。32. 根据申请专利范围第30项之记忆体阵列,其中该可程式化的存取单元尚包含:@nl第一和第二边界位址暂存器,以提供个别的边界値;和@nl一位址比较单元,可程式化以选择和比较来自一群组的两个値,该群组系由该第一位址计数器的计数値、该第一边界位址暂存器的边界値和该第二边界位址暂存器的边界値所组成,该位址比较单元系决定该两个选出的値何时彼此符合。33. 根据申请专利范围第23项之记忆体阵列,其中该第一时钟控制单元包含:@nl多个时钟输入端,用以接收个别的时钟信号;@nl一第一选择性耦合器,可被程式化以选择性地传递来自该多个时钟输入之一的第一选择时钟信号;@nl一第二选择性耦合器,可被程式化以选择性地传递来自该多个时钟输入之一的第二选择时钟信号;@nl一可程式化的时钟顺序器,可程式化以应用该第一和第二选择时钟信号之一,以提供一增量的时钟给该第一位址计数器,而使其内容增量,并用以经由该位址解码器提供一写入时钟给该记忆体阵列,以进行该记忆体的写入操作,该可程式化的时钟顺序器能提供该写入时钟之提供与该增量时钟之提供之间的一预设延迟。34. 根据申请专利范围第21项之记忆体阵列,系配合一具有I/O滙流排的一可程式化闸极阵列、多个可程式化的逻辑元件、一可选择性地互连该多个可程式化逻辑元件和该I/O滙流排的可程式化互连、与该可程式化闸极阵列之可程式化源相关的结构记忆体、一用以位址化该结构记忆体的位址滙流排、一用以将结构资料载入结构记忆体的资料滙流排,和用以控制经由该相关位址滙流排和资料滙流排对该结构记忆体作存取的结构逻辑;该记忆体阵列尚包含:@nl可程式化的多工装置,用以选择性地耦合该可程式化闸极阵列的位址滙流排至该记忆体阵列的位址解码器上,使得该位址解码器得经由该位址滙流排而接收输入位址。35. 根据申请专利范围第34项之记忆体阵列,尚包含:@nl可程式化装置,用以选择性地使与该可程式化闸极阵列的结构记忆体有关的资料滙流排耦合于该与该记忆体阵列的记忆格行有关的位元线上。36. 根据申请专利范围第35项之记忆体阵列,尚包含:@nl可程式化装置,用以选择性地使与该记忆体阵列的记忆格行有关的位元线耦合于该可程式化闸极阵列的I/O滙流排上。37. 根据申请专利范围第36项之记忆体阵列,包含一第一时钟单元,具有一选择性耦合器可程式化以选择性地将写入时钟传递至该位址滙流排或该I/O滙流排之一上。38. 根据申请专利范围第21项之记忆体阵列,其中该可程式化存取单元尚包含:@nl一位址比较单元,系可程式化以比较其上出现的读取或写入位址的一部分,该部分的大小是由结构资料决定。39. 一种可程式化记忆体阵列,具有多个配置成行列的记忆格,一列格具有一相关的字线和一行格具有一相关的可程式化位元线结构,该行格的可程式化位元线结构包含:@nl多条本地位元线,该多条本地线的每一本地位元线系与该给定行的格之记忆格的一个别次阵列群组相关;和@nl一设于该多条本地位元线的相邻本地位元线之间的本地选择性耦合器,该选择性耦合器系可程式化,以选择性地于其间传递一信号。40. 根据申请专利范围第39项之可程式化记忆体阵列,其中该可程式位元线结构尚包含:@nl多个半全球性位元线,该多条半全球位元线的每一条半全球位元线系与该行的记忆格之个别区间相关,每一区间围绕多个该记忆格的次阵列群组;@nl一设于该多条半全球位元线的相邻半全球位元线之间的半全球选择性耦合器,该半全球选择性耦合器系可程式化,以选择性地于其间传递一信号;和@nl一设于一给定记忆体次阵列群组和围绕该给定次阵列群组的区间之相关的半全球位元线之间的第一掌控性选择性开关,该每个第一掌控性选择性开关系可程式化,以选择性地在该相关的本地位元线与个别的全球位元线之间传递一信号。41. 根据申请专利范围第40项之可程式化记忆体阵列,其中该可程式化位元线结构尚包含一与该行格有关的全球位元线;@nl和其中每个第一掌控开关尚可程式化以选择性地在该相关的本地位元线和该个别的半全球位元线和全球位元线之一之间传递一信号。42. 根据申请专利范围第41项之可程式化记忆体阵列,其中:@nl记忆格的每一次阵列群组的每一记忆格因为与一给定的本地位元线相关,可经由一相关的内部次阵列位元线而存取资料;和@nl该可程式化位元线结构尚包含一用于每个内部次阵列位元线之选择性耦合器,该选择性耦合器可程式化以选择性地在该每条内部次阵列位元线与包括该相关本地位元线、该相关的半全球位元线和该全球位元线的群组中一位元线之间传递信号。43. 根据申请专利范围第42项之可程式化记忆体阵列,尚包含:@nl一次级I/O滙流排,@nl且其中该可程式化的位元线结构尚包含一与该记忆格次阵列群组的每个边界有关的第二掌控选择性开关,该每一第二掌控选择性开关系可程式化,以选择性地在该次级I/O滙流排和来自一群组的一选择位元线之间传递信号,该群组包含邻接该边界的该本地位元线,与该边界有关的该半全球位元线和该全球位元线。44. 根据申请专利范围第42项之可程式化记忆体阵列,其中:@nl该可程式位元线结构为该可程式化记忆体阵列的一个读取位元线结构;@nl每个第一掌控选择性开关包含一个1/N选择性驱动器;和@nl该用于每一内部次阵列位元线的选择性耦合器包含一双向的耦合器。45. 根据申请专利范围第44项之可程式化记忆体阵列,其中每一1/N驱动器包括一用以接收一高位址致能信号的三态致能输入端,以选择性地致能与记忆格的对应次阵列群组相关的1/N选择性驱动器。46. 一种可程式化记忆体阵列,系应用申请专利范围第42项的该可程式化位元线结构中的两个分为做为该可程式化记忆体阵列的一读取位元线结构和一写入位元线结构,其中:@nl该读取位元线结构的每个第一掌控选择性开关包含一多工器;@nl该用于读取位元线结构的每一第一掌控选择性开关的选择性耦合器包含一个1/N选择性驱动器;@nl该写入程式化位元线结构的每一掌控选择性开关包含一1/N选择性驱动器;和@nl用于该写入可程式化位元线结构的每一内部次阵列位元线的选择性耦合器包含一多工器。47. 一种可程式化记忆体阵列之可程式化互相耦合电路,该阵列具有一初级I/O滙流排和一次级I/O滙流排,该可程式化交互耦合电路包含:@nl一具有一输出和多个输入的第一选择性耦合器,该多个输入的输入値系被耦合以选择该初级I/O滙流排互连的初级互连,该第一选择性耦合器系可程式化以根据一第一选择信号而在该输出和该多个输入之一个输入之间传递信号;和@nl一第二选择性耦合器,具有一输入,可电子式耦合以接收与该第一选择性耦合器的输出有关的信号,和多个输出,该多个输出的输出値系耦合以选择该次级I/O滙流排的次级互连,该第二选择性耦合器可程式化,以根据一第二选择信号而在该输入和该多个输出的一个输出之间传递信号。48. 根据申请专利范围第47项之可程式化交互耦合电路,其中该第一选择性耦合器包括一多工器,和该第二选择性耦合器包含一1/N驱动器。49. 根据申请专利范围第47项之可程式化交互耦合电路,尚包含一可程式化的极性电路,此电路可电子式地设置,以在该第一选择性耦合器的输出和该第二选择性耦合器的输入之间传递一选择信号,该可程式化极性电路系可程式化以选择性地反相该选择信号的极性。50. 根据申请专利范围第49项之可程式化交互耦合电路,其中该可程式化的极性电路包含:@nl一第三选择性耦合器,具有第一和第二输入,和一耦合器于该第二选择性耦合器的输入之输出,该第三选择性耦合器系可程式化,以选择性地将该第一和第二输入之耦合于其输出上,该第一输入系耦合于该第一选择性耦合器的输出上;和@nl一反相器,系电子式地耦合于该第一选择性耦合器的输出和该第三选择性耦合器的第二输入之间。51. 一种可程式化记忆体阵列的可程式化读取埠,系应用申请专利范围第47项之可程式交互耦合电路以传递自该可程式化记忆体阵列取得的资料,该可程式化读取埠尚包含:@nl一选择性闩锁电路,设置于该第一选择性耦合器的输出和该第二选择性耦合器之输出之间,该选择性闩锁电路可程式化,以选择性地将资料传至与由该第一选择性耦合器的输出所闩锁的资料有关的第二选择性耦合器的输入上,或是可选择性地将资料传至直接与该第一选择性耦合器之输出资料有关的第二选择性耦合器的输入上,该选择性闩锁电路的选择性是在每次第三选择信号时所决定的。52. 根据申请专利范围第51项之可程式化读取埠,其中该选择性闩锁电路包含:@nl一第三选择性耦合器,具有一耦合至该第二选择性耦合器的输入之输出,和至少一第一和第二输入,该输入之一系根据该第三选择信号而被选择性地耦合至该输出,以在其间传递一信号;和@nl一正反器,具有一耦合至该第一选择闩锁器的输出之资料输入,一耦合于该第三选择性耦合器的第一输入之输出,以送出对应于其内的已闩锁资料之资料,该正反器当其内有闩锁资料时,以与一闩锁时钟信号同步的方式抓取在该资料输入端上之资料;@nl其中该第三选择性耦合器的第四输入端系直接耦合到该第一选择性耦合器的输出上。53. 根据申请专利范围第52项之可程式化读取埠,尚包含:@nl一串联地耦合于该第一选择性耦合器之输出与该第三选择性耦合器的第三输入之间的反相器。54. 根据申请专利范围第52项之可程式化读取埠,其中该正反器具有一外加的互补式输出,耦合至该第三选择性耦合器的第三输入上。55. 根据申请专利范围第52项之可程式化读取埠,尚包含一时钟多工器,该多工器具有一第一输入,系耦合以接收来自该初级I/O滙流排的一选择初级互连之第一时钟信号,和一第二输入,系耦合以接收来自该次级I/O滙流排的一选择次级互连的第二时钟信号,该时钟多工器系可程式化,以根据一时钟选择信号而选择性地传递该第一和第二时钟信号之一至该正反器,如同该闩锁时钟信号。56. 根据申请专利范围第55项之可程式化读取埠,尚包含用以根据一时钟极性选择信号而选择性地反相该第一和第二时钟信号的至少其一的装置。57. 一种可程式化记忆体阵列之可程式化交互耦合电路,该记忆体阵列包含一初级I/O滙流排和一次级I/O滙流排,该可程式化交互耦合电路包含:@nl一可程式化读取埠,具有一装置,可根据一第一选择信号而选择性地传递来自该次级I/O滙流排的一选择次级互连的第一信号至该初级I/O滙流排的一选择初级互连;和@nl一可程式化写入埠,具有一装置,可根据一第二选择信号而选择性地将来自该初级I/O滙流排的一选择初级互连的第二信号传递到该次级I/O滙流排的一选择次级互连上。58. 根据申请专利范围第57项之可程式化I/O交互耦合电路,其中该可程式化读取埠包含:@nl一第一多工器,具有一输入和多个被耦合以选择该次级I/O滙流排的次级互连的输入,该多工器可程式化,以根据该第一选择信号的第一部分而在其输出和该多个输入之一之间传递一信号;和@nl一第二多工器,具有一电子式耦合于该第一多工器之输出的输入和多个耦合以选择该多个初级互连的初级互连之输出,该第二多工器可程式化以根据该第一选择信号的一第二部分,选择性地在其输入和该多个输出之一之间传递一信号。59. 根据申请专利范围第58项之可程式化I/O交互耦合电路,其中该可程式化写入埠包含:@nl一第一多工器,具有一输出和多个输入,该多个输入之输入値系被耦合以选择该初级I/O滙流排的初级互连的输出,该第一多工器可程式化,以根据该第二选择信号的第一部分而在其输出和该多个输入之一之间传递一信号;和@nl一第二多工器,具有一接收对应于该第一多工器之输出的资料之输入和多个耦合以选择该次级I/O滙流排的次级互连之输出,该第二多工器可程式化以根据该第二选择信号的一第二部分,选择性地在其输入和该多个输出之一之间传递一信号。60. 根据申请专利范围第59项之可程式化I/O交互耦合电路,其中该可程式化读取埠尚包含:@nl一选择性闩锁电路,设于该第一多工器的输出和该第二多工器的输入之间,该选择性闩锁电路系可程式化,以选择性地将资料传至与自与该第一多工器的输出抓取的资料有关的第二多工器之输入上,或是将资料传至直接与该第一多工器的输出资料有关的第二多工器之输入上,该选择性闩锁电路的选择性是在每次第三选择信号时予以决定。61. 根据申请专利范第60项之可程式化I/O交互耦合电路,其中该选择性闩锁电路包含:@nl一第三多工器,具有一耦合于该第二多工器之输入的输出,和至少第一和第二输入,该输入之一系根据该第三选择信号而被选择性地耦合至该输出,以在其间传递一信号;和@nl一正反器,具有一耦合至该第一正反器的输出之资料输入,一耦合于该第三多工器的第一输入之输出,以送出对应于其内的已闩锁资料之资料,在该资料输入端上之资料系与一闩锁时钟信号同步的方式被闩锁于该正反器内;@nl该第三多工器的第二输入系直接耦合于该第一多工器的输出上。62. 根据申请专利范围第61项之可程式化I/O交互耦合电路,尚包含:@nl一反相器,系串联地耦合于该第一多工器的输出和该第三多工器的第三输入之间。63. 根据申请专利范围第61项之可程式化I/O交互耦合电路,其中该正反器具有一耦合于该第三多工器的第三输入的外加的互补式输出。64. 根据申请专利范围第59项之可程式化I/O交互耦合电路,其中该可程式化写入埠尚包含一可程式化的极性电路,用以在该第一多工器的输出和该第二多工器的输入之间传递一信号,该可程式化极性电路系可程式化以选择性地反相该信号。65. 根据申请专利范围第64项之可程式化I/O交互耦合电路,其中该可程式化极性电路包含:@nl一第三多工器,具有第一和第二输入和一耦合至该第二多工器的输入之输出,该第三多工器系可程式化,以选择性地将该第一和第二输入之一耦合至其输出,该第一输入系耦合于该第一多工器之输出;和@nl一设置于该第一多工器之输出和该第三多工器之第二输入之间的反相器。66. 一种可程式化位址解码器,包含:@nlM条字线;@nl多条用以传递位址资料的位址线;@nl一可程式化反相器,与该多条位址线的一给定位址线串联设置,该可程式化反相器系根据一位址极性选择信号而选择性地反相沿该给定位址线传递的信号;和@nl一解码器电路,可根据由该可程式化反相器所处理的该多条位址线的位址资料选择性地驱动所选出的该M条字线之一给定字元。67. 根据申请专利范围第66项之可程式化位址解码器,其中该多条位址线的每一位址线包括与其串联的相关可程式化反相器,该反相器系可根据一相关的位址极性选择信号而个别地程式化,以选择性地反相沿该每一条位址线传递的个别信号;和@nl该解码器电路系根据在每次该相关的可程式化反相器所处理的多条位址线的位址资料而选择性地驱动该选出的给定字线。68. 根据申请专利范围第66项之可程式化位址解码器,尚包含:@nl一选择性耦合器,包含多个与该位址滙流排的一相关线组耦合的输入,该选择性耦合器可根据相关的结构资料选择性地将其输出耦合至其多个输入之一。69. 根据申请专利范围第66项之可程式化位址解码器,尚包含:@nl一与该多条位址线的每条位址线有关的选择性耦合器,该每一选择性耦合器可根据相关的结构资料而选择性地将其相关位址线耦合至一位址滙流排的一组相关线组上。70. 一种可程式化位址解码器,包含:@nlM条字线;@nl多条位址线,用以传递位址资料;@nl一解码器电路,可选择性地驱动因根据该多条位址线的位址资料而选择的该M条字线的一条字线;和@nl一选择性耦合器,具有多个耦合于一位址滙流排的一相关线组的输入,和一耦合于该多条位址线的一位址线之输出,该选择性耦合器根据相关的结构资料而选择性地将其输出耦合于其多个输入之一。71. 根据申请专利范围第70项之可程式化位址解码器,其中该多条位址线的每条位址线包括一相关的选择性耦合器;@nl该每一选择性耦合器系根据相关的结构资料而选择性地将其相关的位址线耦合于一位址滙流排的一相关线组之一上。72. 一种可程式化位址解码器,包含:@nlM条字线;@nl多个用以输入位址资料之位址输入端;@nl一用以接收一致能信号的致能输入端;@nl逻辑装置,用以当其相关的位址资料在该多个位址输入端上接收时,且当每个致能信号致能时,选择性地驱动该M条字线的一字线;和@nl可程式化装置,用以根据一致能选择信号而提供该致能信号。73. 根据申请专利范围第72项之可程式化位址解码器,其中该可程式化装置包含:@nl一致能多工器,具有一耦合以接收一致能源信号的第一输入,和一耦合以接收一固定信号的第二输入,其中该致能多工器在每当根据该致能选择信号而选择的致能源信号或固定信号之一时,提供该致能信号。74. 根据申请专利范围第73项之可程式化位址解码器,其中该可程式化装置尚包含一可程式化的极性电路,该电路系串设置于该致能多工器和该致能输入之间,以根据一极性选择信号而选择性地反相朝该致能输入端传递的致能信号。75. 根据申请专利范围第74项之可程式化位址解码器,其中该可程式化装置尚包含:@nl一AND闸,其具有一输出,耦合于该致能输入,以提供该致能信号、一第一输入,与该可程式化极性电路的输出耦合,以接收其选择性的反相信号,以及一接收一时钟信号的第二输入,该AND闸在其输出端提供该致能信号,以根据该时钟信号和选择性反相信号而驱动该致能输入。76. 根据申请专利范围第75项之可程式化位址解码器,其中该可程式化装置尚包含:@nl一时钟多工器,具有一耦合以接收一时钟信号的第一输入,一耦合以接收一固定信号的第二输入,和一用以提供该时钟信号予该AND闸的第二输入的输出,该时钟多工器系可程式化以根据一时钟选择信号而选择性地将其输出耦合至其输入之一。77. 根据申请专利范围第76项之可程式化位址解码器,其中该可程式化装置尚包含:@nl一可程式化的极性电路,系串联设置于该时钟多工器和该AND闸的第二输入之间,以根据一第二极性选择信号而选择性地反相在该时钟多工器的输入与该AND闸的第二输入之间传递的时钟信号。78. 根据申请专利范围第72项之可程式化位址解码器,尚包含:@nl一高位址致能输入,用以接收一高位址致能信号;@nl其中该逻辑装置当于该多个位址输入上收到其相关的位址资料时、当由每次致能信号致能时,和当由该高阶位址致能信号致能时可驱动该一条字线。79. 根据申请专利范围第78项之可程式化位址解码器,尚包含:@nl一高阶位址解码器电路,具有可选择性耦合以接收高阶位址化资料的输入端,和一耦合以根据该高阶位址化资料而选择性驱动该高位址致能输入的输出。80. 根据申请专利范围第79项之可程式化位址解码器,其中该高阶位址解码电路包含:@nl一AND闸,具有一耦合以驱动该高位址致能输入的输出和多个用以接收该高阶位址化资料的输入。81. 根据申请专利范围第80项之可程式化位址解码器,其中该高阶位址解码电路尚包含:@nl一多工器,具有一输入,用以驱动该AND闸的多个输入中一具有该高阶位址资料的输入,该多工器系可程式化,以根据一高位址选择信号而将其输出耦合至其输入之一上。82. 根据申请专利范围第81项之可程式化位址解码器,其中该高阶位址解码电路尚包含:@nl一可程式化反相器,设置于该多工器的输入与该AND闸的相关输入之间,该可程式化反相器可根据一高位址极性选择信号而选择性地反相一由该多工器之输出传递到该AND闸的相关输入上之信号。83. 根据申请专利范围第79项之可程式化位址解码器,该记忆体阵列具有:@nl多个以行和列配置的记忆格,一给定行的记忆格共用一共同的本地位元线;@nl一次级位元线结构;和@nl一选择性驱动器,与每一本地位元线相关,用以接收该相关本地位元线的本地资料和驱动该次级位元线结构的个别线,该结构之输出系对应于在由每次该高阶位址化致能信号而致能时,如由该高阶位址解码电路之输出的该本地资料。84. 一种记忆体阵列,包含:@nl多个配置成行和列的记忆格,该记忆格可在每次个别字线时选择,在其内载入资料,该多个记忆格共用一共同的重设信号;和@nl一可程式化的位址解码器,具有M个字线输出,与该多列记忆格的个别字线耦合、多个输入,用以接收用以根据该位址资料而定址选择字线输出的位址资料,和一用以接收该共同重设信号的重设抑能输入,该可程式化位址解码器根据该共同的重设信号而抑能该M个字线输出。85. 根据申请专利范围第84项之记忆体阵列,其中该可程式化位址解码器包括一多工器,具有一输出以提供该重设信号至该重设抑能输入端、第一输入,耦合于一重设线以接收一初步重设信号和一耦合于一固定信号的第二输入,该多工器系可程式化,以选择性地将其输出耦合于该第一和第二输入之一上。86. 根据申请专利范围第84项之记忆体阵列,其中该可程式化位址解码器尚包含一与该重设抑能输入串联的可程式化反相器,以根据一极性选择信号而选择性地反相该共用的重设信号。87. 一种可程式化记忆体阵列,包含:@nl多个记忆体次阵列,每一记忆体次阵列包括多个配置成行和列的记忆格,多个本地位元线,其中每行记忆格具有该多条本地位元线的一相关位元线,以表示/接收资料自/由该记忆格中,以及多条字线,其中该多个记忆体的每一列具有一提供一选择信号的相关的字元,以控制相关本地位元线对该列的记忆格之存取;@nl一程式化的滙流排矩阵,用以选择性地建构不同记忆体次阵列的本地位元线;@nl该可程式化滙流排矩阵系可于一第一结构内程式化,其中该多个次阵列的一次阵列之本地位元线系电子式地交互耦合于该多个次阵列的另一次阵列的对应本地位元线上,以致能提供用于该次阵列和该另一次阵列的对应行之个别记忆格的共用位元线;和@nl该可程式化滙流排矩阵系可于一第二结构内程式化,其中该多个次阵列的该一次阵列的本地位元线系可电子式地与该多个次阵列的该另一次阵列的对应本地位元线并联,以致能提供分开的并联位元线,以用来存取该一次阵列和该另一次阵列的对应行的记忆格。88. 根据申请专利范围第87项之可程式化记忆体阵列,尚包含:@nl一可程式化的位址解码器系统,用以接收给定的位址资料,并根据所收到的给定位址资料而驱动该多条字线的选择字线,该可程式化的位址解码器可于第一模式下程式化,以当该选择字线时驱动该一次阵列的一字线,或是驱动该另一次阵列的一字线,且在第二模式下可程式化而当该选择字线时一同驱动该一次阵列的一字线,和该另一次阵列的一相对字线。89. 根据申请专利范围第88项之可程式化记忆体阵列,其中该可程式化位址解码器在当该可程式化滙流排矩阵在第一结构下程式化时被程式化到该第一模式时,以致能提供深RAM功能,且该可程式化位址解码器在当该可程式化滙流排矩阵在第二结构下程式化时被程式化到该第二模式,以致能提供宽RAM功能。90. 根据申请专利范围第88项之可程式化记忆体阵列,其中该可程式化位址解码器包括:@nl一用以传递全球位址资料的位址滙流排;和@nl一用于每个记忆体次阵列的可程式化位址解码单元,每一可程式化位址解码单元包含:@nlM个字线输出,用以驱动该相关记忆体次阵列之列的个别字线;@nl多个位址输入,用以接收来自该位址滙流排的位址资料;@nl一致能输入,用以接收一相关的致能信号;和@nl逻辑装置,用以当一字线的位址资料在该多个位址输入上收到时以及当由每个相关致能信号致能时,可选择性地驱动该M条字线的该一字线。91. 根据申请专利范围第90项之可程式化记忆体阵列,其中每一可程式化位址解码器单元尚包含一用以提供该相关的致能信号之相关的高阶位址解码器,该相关的高阶位址解码器包括:@nl用以接收来自该位址滙流排的高阶位址资料之高阶位址输入;和@nl可程式化的高阶逻辑装置,用以当在该高阶位址输入上接收一给定位址时提供该相关的致能信号,且可程式化,以建立该欲与致能其相关的可程式化位址解码单元有关的给定位址。92. 根据申请专利范围第91项之可程式化记忆体阵列,其中该相关的高阶位址解码器的该可程式化高阶逻辑装置包含:@nl一AND闸,具有一与该致能输入耦合的输出和多个输入;和@nl可程式化的选择装置,系设置于该位址滙流排和该AND闸的该输入之间,该可程式化的选择装置系可程式化,以根据一选择信号,而选择该位址滙流排的特定信号线,并由此而接收该高阶位址资料;和@nl可程式化极性装置,用以根据欲被建立的该给定位址而选择性地反相由该特定位元线传至该AND闸的输入的选择信号之极性。93. 根据申请专利范围第87项之可程式化记忆体阵列,其中该可程式化滙流排矩阵包括一掌控的位元线结构,其含有:@nl一与该多个记忆体次阵列的每一记忆体次阵列的每行记忆格有关的低位准位元线;@nl一与扩展到该多个记忆体次阵列的至少两个相邻的记忆体次阵列上的对应行记忆格有关的半全球性位元线;@nl一位于该两相邻记忆体次阵列的两个对应行的低位准位元线之间的低位准选择性耦合器,该低位准选择性耦合器可被程式化,以选择性地于其间传递一信号;和@nl一掌控选择性开关,设置于每一低位准位元线和与其相同记忆体阵列行有关的相关半全球位元线之间,该每一掌控选择性开关系可程式化,以在该相关的低位准位元线和个别的半全球式位元线之间选择性地传递一信号。94. 根据申请专利范围第93项之可程式化记忆体阵列,尚包含一用于每一记忆体次阵列的每条本地位元线之选择性耦合器,该每一选择性耦合器系可程式化,以根据一掌控选择信号而选择性地在其相关本地位元线与一群组的一位元线之间传递一信号,该群组包含该相关的低位准位元线和该相关的半全球式位元线。95. 根据申请专利范围第94项之可程式化记忆体阵列,尚包含:@nl一初级资料滙流排,具有多条信号线,以提供一用于该可程式化记忆体阵列的外部资料介面;@nl其中该可程式化滙流排矩阵尚包含与每一记忆体次阵列有关的可程式化路径矩阵,每一可程式化路径矩阵装置系可程式化,以根据相关的路径选择信号而选择性地使相关记忆体次阵列的每一行掌控性位元线结构之选择位元线交互耦合于该初级资料滙流排的选择信号线上。96. 根据申请专利范围第87项之可程式化记忆体阵列,尚包含一掌控性位址滙流排,其包括:@nl多条第一位准位址线,各与该多个记忆体次阵列的一个别记忆体次阵列相关;@nl多条第二位准位址线,各与该多个记忆体次阵列的一个别次组有关;和@nl一全球性位址线,系与该多个记忆体次阵列相关。97. 根据申请专利范围第96项之可程式化记忆体阵列,其中记忆体次阵列的个别次组中的两个具有至少一个共用的记忆体次阵列,该个别的第二位准位址线系可选择性地与该至少一个共用的记忆体次阵列连接。98. 一种记忆体阵列,包含:@nlZ个记忆体块,每一记忆体块各包含通常为长方形的MN记忆格次阵列;@nl可连接于该每一记忆格的资料线;@nlI/O电路;和@nl分配于该位址线、资料线和I/O电路内的程式元件,使得该Z个记忆体块的至少一部分经程式化该程式化元件而可被建构成一iMjN记忆体,其中i和j为正整数。99. 一种用于多个记忆体单元的位元线掌控结构,系包含:@nl多个第一掌控位元线,每一第一掌控位元线系与该多个记忆单元的一给定记忆单元相关;@nl多个第二掌控位元线,每一第二掌控位元线系与该多个记忆体单元的不同个别记忆单元组有关,该每一第二掌控位元线系部分重叠至少一个其他的第二掌控位元线,其中该每一第二掌控位元线的个别记忆单元组与该另一其他的第二掌控位元线共用一个共同的记忆体单元;和@nl配有每一记忆体单元的选择性多工器装直,用以选择性地使该每一记忆体单元耦合于相关的第一和第二掌控位元线之一上。100.根据申请专利范围第99项之位元线掌控结构,其中该选择性多工器装置的至少其一包括一装置,用以选择性地将其相关的记忆体单元耦合于部分重叠该相关第二掌控位元线的该另一其他的第二掌控位元线上。101.根据申请专利范围第99项之位元线掌控结构,尚包含:@nl一与多个记忆体单元相关的全球性位元线;@nl每个选择性多工器选择性地将其相关记忆体单元耦合于该记忆体单元的相关第一、第二和全球性掌控位元线的一位元线上。102. 根据申请专利范围第101项之位元线掌控结构,其中@nl该多个记忆单元各包括一行记忆格和用以与该行记忆格介面的内部位元线;和@nl每一选择性耦合器系选择地使一位元线耦合于其相关记忆体单元的内部位元线上。103. 根据申请专利范围第102项之位元线掌控结构,系用以使该多个记忆单元的多个记忆格行产生介面。104. 根据申请专利范围第102项之位元线掌控结构,用以读取来自该多个记忆格的资料,其中每一选择性多工器装置包括:@nl放电装置,用以当根据相关结构资料而被致能时,在每次相关记忆体阵列的内部位元线之资料出现时,选择性地放电个别的第二或是全球性掌控位元线。105. 根据申请专利范围第104项之位元线掌控结构,其中该放电装置包括:@nl分别用于该第二和全球性掌控位元线的第一和第二可闸化的放电路径;@nl该第一可闸化的放电路径首先是根据该相关的内部位元线的资料,然后第二根据相关的第二掌控性开关致能资料而被闸化;和@nl该第二可闸化的放电路径首先是根据该相关的内部位元线的资料,然后第二根据相关的全球掌控性开关致能资料而被闸化。106. 根据申请专利范围第105项之位元线掌控结构,其中该第一和第二可闸化的放电路径各包含:@nl一初级电晶体,其闸极系根据该相关内部位元线的资料而被驱动;和@nl一次级电晶体,其闸极系在每次个别的开关致能资料时被驱动;@nl其中该初级和次级电晶体之通道系串联设置于个别的掌控位元线和一已知的电位放电模式之间。107. 根据申请专利范围第104项之位元线掌控结构,尚包含:@nl一用于该第一、第二和全球性掌控位元线每一者的预充电电路,用以预充电该相关位元线至一预决定的电压电位。108. 根据申请专利范围第107项之位元线掌控结构,其中该预充电电路包含:@nl一P-通道电晶体,其通道系串联设置于一预充电源和预决定的电压电位与该相关掌控位元线之间,且其闸极是由一相关的掌控预充电致能信号所驱动。109. 根据申请专利范围第108项之位元线掌控结构,其中该预充电电路尚包括:@nl一次级P-通道电晶体,其通道系串联设置于该预充电源和该相关掌控位元线之间;和@nl一反相器,系根据该相关掌控位元线的资料来驱动该次级P-通道电晶体的一闸极。110. 根据申请专利范围第109项之位元线掌控结构,其中该次级P-通道电晶体的一通道ON阻抗大于该相关的放电装置之一源阻抗。111. 根据申请专利范围第102项之位元线掌控结构,尚包含:@nl一选择性转换闩锁器,与该第一、第二和全球性掌控位元线之任一者有关,以在每次个别的掌控转换时钟时使该个别的掌控位元线同步介面。112. 根据申请专利范围第111项之位元线掌控结构,用以读取记忆体之资料,其中该选择性转换闩锁器包含:@nl一具有一输入和输出的闩锁电路;@nl一反相器;和@nl一电晶体,其通道系串联地与该反相器设置于该相关掌控位元线和该闩锁器的输入之间,且其闸极是由其相关的掌控转换时钟所驱动。113. 根据申请专利范围第111项之位元线掌控结构,系应用于一对该多个记忆体单元的可程式化读取介面中,尚包含:@nl一具有多个信号线之初级I/O滙流排;和@nl一读取埠,具有第一、第二和第三掌控输入,用以接收与一给定的记忆体单元有关的该第一、第二和全球性掌控位元线,该读取埠系可以相关的读取埠结构资料程式化,以当在该第一、第二和全球性输入之一上收到资料时,选择性地驱动该初级I/O滙流排的一选择信号线。114. 根据申请专利范围第113项之位元线掌控结构,其中该读取埠包含:@nl个别的三态反相器,用以分别接收来自该读取埠的该第一、第二和全球性输入之资料,该三态反相器各被分开地和根据该读取埠结构资料而被选择性地致能;和@nl选择性的驱动装置,具有一电子式耦合该三态反相器的每个输出的输入,且能在每次该读取埠结构资料时选择性地驱动该初级I/O滙流排的一选择线。115. 根据申请专利范围第114项之位元线掌控结构,尚包含同样与该多个记忆体单元的各其他记忆体单元有关的读取埠之一。116. 根据申请专利范围第102项之位元线掌控结构,系应用于一对该多个记忆单元的可程式化写入介面,尚包含:@nl一具有多条信号线的初级I/O滙流排;和@nl一写入埠,具有分别耦合于与一给定记忆体单元有关的该第一、第二和全球性掌控位元线的第一、第二和全球性输出,该写入埠可被经由相关的埠结构资料而可程式化,以当由该初级I/O滙流排的一选择信号线收到资料时选择性驱动其输出。117. 根据申请专利范围第116项之位元线掌控结构,其中该写入埠包含:@nl选择性多工器装置,用以选择性驱动来自该初级I/O滙流排之多条信号线的一选定信号线之资料;@nl一驱动器,用以每当该选择性多工器装置收到资料时驱动该相关的第一掌控位元线;和@nl个别的三态驱动器,用以选择性地驱动该读取埠的个别的该第二全球性输出,该三态驱动器根据该写入埠结构资料而各被分开地和选择性地致能。118. 根据申请专利范围第117项之位元线掌控结构,@nl其中该驱动器包含一第一反相器;和@nl该三态驱动器包含三态反相器。119. 根据申请专利范围第118项之位元线掌控结构,其中该写入埠尚包含:@nl一第二反相器,系串联地设置于该选择性多工器的输出资料路径中,以反相出现在该第一反相器和该三态驱动器上的资料。120. 根据申请专利范围第118项之位元线掌控结构,其中该写入埠尚包含:@nl可程式化的反相装置,用以选择性反相当由该选择性多工器装置所接收的资料。121.根据申请专利范围第117项之位元线掌控结构,尚包含同样与该多个记忆体单元的各其他记忆体单元有关的写入埠之一。122. 一种用以选择性地介面一掌控位元线结构之选择性读取抓取闩锁器,该选择性读取抓取闩锁器包含:@nl至少第一和第二掌控输入,用以分别接收来自该掌控位元线结构的第一和第二掌控位元线的资料;@nl一具有一输入和输出的记忆体单元,该记忆体单元用以保留在其输入端收到的资料,并当资料保留其内时在其输出端输出资料;和@nl介于该至少第一和第二掌控输入和该记忆体单元的输入之间的选择性耦合装置,用以选择性地耦合该第一和第二掌控输入端之一于该记忆体单元之输出,以根据一相关的掌控读取抓取时钟而在其间传递资料。123.根据申请专利范围第122项之选择性读取抓取闩锁器,其中该记忆体单元包含一闩锁器。124. 根据申请专利范围第122项之选择性读取抓取闩锁器,其中该选择性耦合装置包含:@nl一第一电晶体,具有串联设置在该第一掌控输入和该记忆体单元的输入之间的通道,且具有一用以接收一第一掌控抓取时钟之闸极;和@nl一第二电晶体,具有串联设置在该第二掌控输入和该记忆体单元的输入之间的通道,且具有一用以接收一第二掌控抓取时钟之闸极。125. 根据申请专利范围第124项之选择性读取抓取闩锁器,其中该选择性耦合装置尚包含:@nl第一和第二缓冲器,与该第一和第二电晶体的个别通道串联设置于该记忆体单元的输入端以及个别的第一和第二掌控输入端之间。126. 根据申请专利范围第124项之选择性读取抓取闩锁器,尚包含:@nl预充电电路,用以根据与相关于至少一位元线的该第一和第二掌控抓取时钟之一个别抓取时钟有关的一相关预充电信号,而预充电掌控位元线结构的个别第一和第二掌控位元线中之该至少一位元线。127.根据申请专利范围第126项之选择性读取抓取闩锁器,其中该预充电装置包含:@nl一P-通道电晶体,其通道系串联设置在一具预设电压电位的预充电源和该至少一位元线之间,且其闸极系由相关的预充电信号驱动之。128. 根据申请专利范围第127项之选择性读取抓取闩锁器,其中该预充电装置尚包含:@nl一次级P-通道电晶体,其通道系串联设置于该预充电源和该至少一位元线之间;和@nl一具有一输入和一输出的反相器,系根据在其输入端收到的该至少一位元线之资料而驱动该次级P-通道电晶体之闸极。129. 根据申请专利范围第128项之选择性读取抓取闩锁器,其中该次级P-通道电晶体之通道ON阻抗高于与该至少一位元线有关的源阻抗。130. 根据申请专利范围第126项之选择性闩锁器,尚包含用以使该预充电信号具有一工作的预充电期间之装置,该预充电时间并且与在个别的一抓取时钟的工作抓取期间不重叠。131. 根据申请专利范围第124项之选择性闩锁器,尚包含:@nl一第一反相器,其输入与第一掌控输入端耦合,以接收掌控位元线结构的第一掌控位元线之资料,其输出用以驱动该电晶体之通道;和@nl一第二反相器,其输入与第二掌控输入端耦合,以接收掌控位元线结构的第二掌控位元线之资料,其输出用以驱动该第二电晶体之通道。132. 根据申请专利范围第131项之选择性闩锁器,尚包含:@nl预充电装置,用以根据与相关于至少一位元线的该第一和第二掌控抓取时钟之一个别抓取时钟有关的一相关预充电信号,而预充电掌控位元线结构的个别第一和第二掌控位元线中之该至少一位元线。133. 根据申请专利范围第132项之选择性闩锁器,其中该预充电装置包含:@nl一P-通道电晶体,其通道系串联设置在一具预设电压电位的预充电源和该至少一位元线之间,且其闸极系由相关的预充电信号驱动之。134. 根据申请专利范围第133项之选择性闩锁器,其中该预充电装置尚包含:@nl一选择电晶体,其通道系与该电晶体并联设置于该预充电源和至少一位元线之间,其闸极是根据相关的掌控结构资料而驱动之。135. 根据申请专利范围第134项之选择性闩锁器,其中该预充电装置尚包含:@nl一次级P-通道电晶体,其通道系串联设置于该预充电源和该至少一位元线之间,且其闸极是由该第一反相器之输出所驱动;和@nl一次级选择电晶体,其通道系与该P-通道电晶体串联设置于该预充电源和至少一位元线之间,且其闸极是相同于该初级选择电晶体的闸极,系根据该掌控结构资料而驱动。136. 根据申请专利范围第124项之选择性读取抓取闩锁器,尚包含:@nl一时钟产生器,具有至少第一和第二读取位元线计时输入端,以接收个别的第一和第二读取计时信号,至少第一和第二个别的抓取时钟输入;和@nl一用以接收结构致能资料之结构输入端,该时钟产生器在每次个别的第一和第二读取计时信号触发时以及每由结构致能资料致能时提供个别的第一和第二掌控抓取时钟。137. 根据申请专利范围第136项之选择性读取抓取闩锁器,其中该时钟产生器包含:@nl一第一AND闸,其一输入如同该第一读取位元线计时输入,以接收第一读取计时信号、一作为该结构输入的一部分之第二输入,以接收该结构致能资料的第一掌控时钟致能资料,以及一提供闸化的第一读取计时信号的输入;@nl一第一正反器,其时钟是由来自该第一AND闸的输出之闸化的第一读取计时信号所驱动,其资料输入耦合于一预设的电压源,且其输出耦合于该第一电晶体的闸极,以提供第一掌控抓取时钟;@nl一第二AND闸,其一输入如同该第二读取位元线计时输入,以接收第二读取计时信号、一作为该结构输入的另一部分之第二输入,以接收该结构致能资料的第二掌控时钟致能资料,以及一提供闸化的第二读取计时信号的输入;@nl一第二正反器,其时钟是由来自该第二AND闸的输出之闸化的第二读取计时信号所驱动,其资料输入耦合于一预设的电压源,且其输出耦合于该第二电晶体的闸极,以提供第二掌控抓取时钟。138. 根据申请专利范围第137项之选择性读取抓取闩锁器,其中该时钟产生器尚包含延迟装置,以在收到该第一和第二掌控抓取时钟的一相关抓取时钟后,经一预设延迟,才将一延迟的重设信号反馈于该第一和第二正反器的至少其一的一重设输入端上。139. 一种可程式化记忆体阵列,具有多有配置成列及行的记忆格,每列格具有一相关的可定址字线,且每行格与一可程式化的位元线结构相关,该可程式化元线结构包含:@nl多条第一掌控位元线,该多条第一掌控位元线的至少两个掌控位元线各与该给定行之格的记忆体之一个别的次阵列有关;@nl一第二掌控位元线,与该给定行的记忆格之一给定区间相关,该区间系包围与该给定行之该至少两个第一掌控位元线相关的该记忆体次阵列群组;@nl一与每个记忆格次阵列群组相关的内部次阵列位元线,该内部次阵列位元线使资料自该给定行在经其相关的列字线予以定址式致能时,使自该给定行内相关的次阵列群组的一给定记忆格读出的资料传递出去;@nl一用于该可程式化内部次阵列位元线的至少其一的选择性耦合器,系根据给定的掌控结构资料而选择性地在其相关的内部次阵列位元线和包括该第一掌控位元线和第二掌控位元线至少其一的群组之一位元线之间传递一信号;@nl一读取埠,用以输出由该记忆格之给定行的给定记忆格读出的资料;和@nl一选择性读取抓取闩锁器,用以选择性地抓取来自该第一掌控位元线和该第二掌控位元线和至少其一的选择位元线之资料,且具有一输出,以提供该抓取资料给该读取埠。140. 根据申请专利范围第139项之可程式化记忆体阵列,其中该选择性读取抓取闩锁器,包含:@nl至少第一和第二掌控输入,分别耦合于该至少一第一掌控位元线和第二掌控位元线;@nl一记忆单元;@nl选择性耦合装置,用以耦合该记忆体单元以接收来自该第一和第二掌控输入之一的资料。141. 根据申请专利范围第140项之可程式化记忆体阵列,其中该记忆体单元包含一闩锁器,具有一耦合于该选择性耦合装置的一输入端以及用以将其闩锁资料送出至该读取埠之输出端。142. 根据申请专利范围第141项之可程式化记忆体阵列,其中该选择性读取抓取闩锁器的该选择性耦合装置包含:@nl一第一电晶体,其通道系串联设置于该第一掌控输入端和该记忆体单元之间,以根据一第一掌控抓取时钟而选择性地在其间传输一信号,且具有一用以接收该第一掌控抓取时钟之闸极;和@nl一第二电晶体,其通道系串联设置于该第二掌控输入和该记忆体单元之间,以根据一第二掌控抓取时钟而选择性地于其间传递一信号,且具有一用以接收该第二掌控抓取时钟的闸极。143. 根据申请专利范围第142项之可程式化记忆体阵列,其中该选择性读取抓取闩锁器的该选择性耦合装置包含:@nl预充电装置,用以根据与相关于至少一位元线的该第一和第二掌控抓取时钟之一个别抓取时钟有关的一相关预充电信号,而预充电掌控位元线结构的个别第一和第二掌控位元线中的该至少一位元线。144. 根据申请专利范围第143项之可程式化记忆体阵列,其中该预充电装置包含一初级预充电电晶体,其通道系串联设置于一具有预设电压电位的预充电源和该至少一位元线之间,且该闸极系由相关的掌控预充电信号所驱动。145. 根据申请专利范围第144项之可程式化记忆体阵列,其中该预充电装置尚包含:@nl一初级的抑制电晶体,其通道系串联设置于该预充电源和该至少一位元线之间;和@nl一具有一输入端和一输出端之反相器,该输出系根据在反相器的输入端所收到的该至少一位元线的资料而驱动该初级抑制电晶体的闸极。146. 根据申请专利范围第145项之可程式化记忆体阵列,其中该初级抑制电晶体之通道ON阻抗大于与该至少一位元线有关的源阻抗。147. 根据申请专利范围第145项之可程式化记忆体阵列,包含用于该至少一第掌控位元线的预充电装置之第一装置,以及用于该第二掌控位元线的该预充电装置的第二装置;和@nl其中该第一预充电装置之反相器系串联连接于该至少一位元线和读取抓取闩锁器的第一电晶体之间;和@nl其中该第二预充电装置之反相器系串联连接于该第二掌控位元线和该读取抓取闩锁器的该第二电晶体之间。148. 根据申请专利范围第147项之可程式化记忆体阵列,其中该用以预充电该至少一第一掌控位元线的第一预充电装置包含:@nl一次级预充电电晶体,其通道系与该初级预充电电晶体的通道串联设置于该预充电源和该至少一第一掌控位元线之间,且其闸极系在每次第一结构资料时被驱动;和@nl其中该用以预充电该第二掌控位元线之第二预充电装置尚包含:@nl一次级预充电电晶体,其通道系与该初级预充电电晶体的通道串联设置于该预充电源和该至少一第一掌控位元线之间,且其闸极系在每次第二结构资料时被驱动;@nl一次级的抑制电晶体,其通道系与该初级抑制电晶体串联设置于该预充电源和该至少一位元线之间,且其闸极系在每次该第二掌控结构资料时被驱动。149. 根据申请专利范围第148项之可程式化记忆体阵列,尚包含:@nl用以根据一第一掌控读取时钟,而提供一第一掌控预充电信号,作为该第一预充电装置之相关的掌控预充电信号之装置,它具有一重叠相关读取存取的不工作预充电期间;和@nl用以根据一第二掌控读取时钟,而提供一第二掌控预充电信号,作为该第二预充电装置之相关的掌控预充电信号之装置,它具有一重叠相关读取存取的不工作预充电期间。150. 根据申请专利范围第139项之可程式化记忆体阵列,@nl其中该可程式化记忆体阵列的每一可定址的记忆格列包括一已知状态的假记忆格,以用来产生一读取计时信号;@nl其中该假记忆格是记忆格行的一假行,该记忆格之相关可程式化位元线结构系作为一计时位元线结构,其目的在传递一读取计时信号,该计时读取位元线系对应于且在与其他记忆格行的该可程式化位元线结构相同的掌控结构时被程式化地建构;且其中该阵列包括一时钟产生器,它含有:@nl至少第一和第二计时读取位元线输入,分别耦合于该计时读取位元线结构的第一和第二掌控位元线,以接收个别的第一和第二掌控读取计时信号;@nl至少第一和第二输出;和@nl一用以接收结构致能资料的结构输入;@nl该时钟产生器当由个别的第一和第二读取计时信触发且由结构致能资料致能时,可提供由个别的第一和第二输出处所选择的个别第一和第二掌控抓取时钟。151. 根据申请专利范围第150项之可程式化记忆体阵列,其中该时钟产生器包括一SET输入,以静态地致能其输出,以用于非同步的资料传送应用中。152. 根据申请专利范围第150项之可程式化记忆体阵列,其中该时钟产生器包含:@nl一第一AND闸,其一输入如同该第一读取位元线计时输入,用以接收第二读取计时信号、一作为该结构输入的另一部分之第二输入,以接收该结构致能资料的第一掌控时钟致能资料,以及一提供闸化的第一读取计时信号的输入;@nl一第一正反器,其时钟是由来自该AND闸的输出之闸化的第一读取计时信号所驱动,其资料输入耦合于一预设的电压源,且其输出耦合于该第一电晶体的闸极,以提供第一掌控抓取时钟;@nl一第二AND闸,其一输入如同该第二读取位元线计时输入,以接收第二读取计时信号、一作为该结构输入的另一部分之第二输入,以接收该结构致能资料的第二掌控时钟致能资料,以及一提供闸化的第二读取计时信号的输入;@nl一第二正反器,其时钟是由来自该第二AND闸的输出之闸化的第二读取计时信号所驱动,其资料输入耦合于一预设的电压源,且其输出耦合于该第二电晶体的闸极,以提供第二掌控抓取时钟。153. 根据申请专利范围第152项之可程式化记忆体阵列,其中该时钟产生器尚包含一延迟装置,用以在收到该第一和第二掌控抓取时钟的一相关抓取时钟后一段预设延迟后,将一延迟重设信号反馈回该第一和第二正反器的至少其一的重设输入端。154. 根据申请专利范围第152项之可程式化记忆体阵列,其中该用以提供第一掌控预充电信号之装置包括:@nl用以根据相关的预充电结构资料而自该计时读取位元线结构的一选择位元线选出相关的读取计时信号;和@nl一脉波产生器,用以产生第一掌控预充电信号的一脉波,以驱动该初级预充电电晶体的闸极,此脉波之期间大于第一掌控抓取时钟的抓取脉波,以及一用以抑能该初级预充电电晶体的极性之一抓取脉波,该时钟被延迟以本质上与脉波同步。155. 根据申请专利范围第139项之可程式化记忆体阵列,其中该选择性读取抓取闩锁器包括一三态缓冲器,以当每次相关结构资料而被致能时选择性地将表示该已闩锁资料的资料输出至其用于该读取埠的输出上。156. 一种可程式化记忆体阵列,其内具有多个记忆格次阵列以及支持电路,该电路包括有输入/输出电路、位址线、资料线和解码电路,该可程式化记忆体阵列包含:@nl连接在该支持电路内的结构电路,其内并具有用以建构该支持电路的使用者可程式化的元件,以提供用于该多个次阵列的每一次阵列之个别的使用者可选择的存取模式,该多个次阵列可与其个别的使用者可选择模式同时操作。157. 根据申请专利范围第156项之可程式化记忆体阵列,尚包含一连接于该结构电路之结构记忆体,用以保留使用者选择的存取模式资讯。158. 根据申请专利范围第156项之可程式化记忆体阵列,其中每个个别的使用者选择的存取模式可由包括宽记忆体和深记忆体的群组中选择出来。159. 根据申请专利范围第156项之可程式化记忆体阵列,其中每个个别的使用者选择的存取模式可以由包括FIFO、宽记忆体和深记忆体的群组中选择出来。160. 根据申请专利范围第156项之可程式化记忆体阵列,其中每个个别使用者选择的存取模式可以由包括单埠记忆体和双埠记忆体的群组中选择出来。161. 根据申请专利范围第156项之可程式化记忆体阵列,其中每个个别使用者选择的存取模式可以由包括单埠记忆体和双埠暂存器阵列的群组中选择出来。162. 一种可程化闸极阵列,其内具有多个可程式化的逻辑格,该可程式化闸极阵列尚包含一如申请专利范围第156项所述的可程式化记忆体阵列。163. 根据申请专利范围第156项之可程式化记忆体阵列,其中一个别的使用者选择的存取模式包含一唯读记忆体。164. 一种可程式化记忆体阵列,包含:@nl具有多个记忆格的至少一次阵列;@nl一用以使记忆格资料由该至少一次阵列的格中传出的线;@nl一可程式化地连接于该线的预充电装置;和@nl一连接于该至少一次阵列的格与该线之间的驱动装置,该驱动装置可程化地在第一模式下操作,其中乃依据记忆格资料而预充电该线,和在第二模式下操作,其中系根据记忆格资料而驱动该线。165. 根据申请专利范围第164项之可程式化记忆体阵列,其中该预充电装置在第一模式下系连接于该线,且在第二模式下,与该线断开。166. 根据申请专利范围第165项之可程式化记忆体阵列,其中第一模式包含同步的次阵列操作,和第二模式包含非同步的次阵列操作。167. 根据申请专利范围第164项之可程式化记忆体阵列,其中该驱动装置可在一第三模式下予以程式化操作,其中一高阻抗系被供至该线上。图示简单说明:图1A-1E系以不同阶段描述本发明的一场可程式化记忆体阵列;图2A-2B提供一记忆体次阵列的部分图式;图3所示为一记忆格的图式;图4所示为一变化记忆格的图式;图5所示为一传送格图式;图6A-6E所示为一位元线路径矩阵的部分图式;图7所示为一与图6A之位元线路径矩阵以及一读取位元线掌控结构有关的转换式矩阵元件之图式;图8所示为一与图6B之位元线路径矩阵以及一写入位元线掌控结构有关的转换式矩阵元件之图式;图9所示为一与图6C之位元线路径矩阵以及一推式位元线有关的转换式矩阵元件之图式;图10所示为为一与图6D之位元线路径矩阵以及一拍出(POP)位元线有关的转换式矩阵元件之图式;图11所示为一I/O路径矩阵之方块图;图12所示为图11之I/O路径矩阵之写入矩阵开关的部分图式;图13所示为图11之I/O路径矩阵之一读取矩阵开关的部分图式;图14所示为一I/O块之方块图;图15所示为图14之I/O块的一I/O格之图式;图16所示为一变化的读取/写入位元线掌控结构之部分图式;图17所示为一较高阶的变化读取/写入位元线掌控结构之部分图式;图18A-18B所示为一与和四个记忆体次阵列有关的变化读取位元线掌控结构合作的读取资料路径网路的部分图式;图19所示为一与和四个记忆体次阵列有关的变化写入位元线掌控结构合作的写入资料路径网路的部分图式;图20所示为一与变化的抓取读出资料闩锁器库合作的读取位元线掌控结构之简化图式;图21所示为图20所示之抓取闩锁器库之方块图;图22所示为图21之时序产生器之示意图;图23所示为图21之抓取读出资料闩锁器库之一单一格的示意图;图24所示为一预充电电路之示意图;图25所示为一与一抓取读取资料闩锁器合作的预充电电路图式;图26A-26C例示一位址单元的部分示意图;图27A-27C表示一时序单元的简化图式;图28A-28B表示一状态机器存取埠之部分图式;图29所示为一允许非同步操作的变化位元线介面结构之部分图式;和 |
