| 主权项 |
1. 一种半导体记忆体,其系包含有:(a) 具备有:字元线;多数对之第1资料线;多数对之第2资料线;分别连接于上述多数对第1资料线之中所对应1对资料线中之一方及上述字元线的多个第1记忆体单元;及分别连接于上述多数对第2资料线之中所对应1对资料线中之一方及上述字元线的多个第2记忆体单元的记忆体阵列;(b) 连接于上述多数对第1资料线之各对的多个第1读出放大器;(c) 连接于上述多数对第2资料线之各对的多个第2读出放大器;(d) 多数对传送滙流排;(e) 多个第1暂存器;(f) 多个第2暂存器;(g) 连接于上述多个第1暂存器及上述的数对传送滙流排之间的第1传送电路;(h) 连接于上述多个第2暂存器及上述的数对传送滙流排之间的第2传送电路;(i) 连接于上述多数对第1资料线及上述多数对传送滙流排之间的第3传送电路;及(j) 连接于上述多数对第2资料线及上述多数对传送滙流排之间的第4传送电路;其特征为:当上述第1传送电路为导通状态时上述第2传送电路为非导通状态,当上述第2传送电路为导通状态时上述第1传送电路为非导通状态;当上述第3传送电路为导通状态时上述第4传送电路为非导通状态,当上述第4传送电路为导通状态时上述第3传送电路为非导通状态;上述多个第1暂存器所保存之资料被以序列方式输出;上述多个第2暂存器所保存之资料被以序列方式输出;上述多数对第1资料线之对数及上述多数对第2资料线之对数及上述多数对传送滙流排之对数及上述多个第1暂存器之个数及上述多个第2暂存器之个数均为相同者。2. 如申请专利范围第1项之半导体记忆体,其中上述多个第1记忆体单元之资料系经由上述多数对传送滙流排被传送至上述多个第1暂存器,上述多个第2记忆体单元之资料系经由上述多数对传送滙流排被传送至上述多个第2暂存器。3. 如申请专利范围第2项之半导体记忆体,其中在上述多个第1暂存器所保存之资料被从上述多个第1暂存器以序列方式输出之期间,上述多个记忆体单元之资料系经由上述多数对传送滙流排被传送于上述多个第2暂存器。4. 如申请专利范围第2项之半导体记忆体,其中上述多数对传送滙流排之讯号振幅系较上述多数对第1资料线及多数对第2资料线之讯号振幅为小者。5. 如申请专利范围第1项之半导体记忆体,其中上述记忆体阵列更具有:多数之第2字元线;分别连接于上述多数对第1资料线中所对应1对资料线中之一方及上述多数第2字元线中所对应之一的多个第3记忆体单元;及分别连接于上述多数对第2资料线中所对应1对资料线中之一方及上述多数第2字元线中所对应之一的多个第4记忆体单元。6. 如申请专利范围第1项之半导体记忆体,其中上述多个第1暂存器及上述多个第2暂存器分别各为静态型(Static)记忆电路。7. 如申请专利范围第1项之半导体记忆体,其中更包含有用以控制上述第1传送电路,上述第2传送电路,上述第3传送电路及上述第4传送电路之导通状态的控制电路。8. 如申请专利范围第7项之半导体记忆体,其中更包含有计数器电路用以顺次指示上述多个第1暂存器及上述多个第2暂存器,俾使上述多个第1暂存器及上述多个第2暂存器所保存资料能顺次输出。9. 如申请专利范围第1项之半导体记忆体,其中上述多个第1记忆体单元及上述多个第2记忆体单元为动态型(Dynamic)者。10. 如申请专利范围第1项之半导体记忆体,其中上述记忆体阵列更包含有:多数对之第3资料线,及分别连接于上述多个对第3资料线中所对应1对资料线中之一方及上述字元线的多个第3记忆体单元;上述半导体记忆体更包含有:连接于上述多数对第3资料线之各对的多个第3读出放大器,及连接于上述多数对第3资料线与上述多数对传送滙流排之间的第5传送电路;当上述第3传送电路为导通状态时上述第4传送电路及上述第5传送电路为非导通状态,当上述第4传送电路为导通状态时上述第3传送电路及上述第5传送电路为非导通状态,当上述第5传送电路为导通状态时上述第3传送电路及上述第4传送电路为非导通状态;上述多数对第1资料线之对数和上述多数对第3资料线之对数为相同。11. 如申请专利范围第10项之半导体记忆体,其中更包含有:多个第3暂存器及连接于上述多个第3暂存器及上述多数对传送滙流排之间的第6传送电路;而且上述多个第3暂存器所保存资料被以序列方式输出;当上述第1传送电路为导通状态时上述第2传送电路及第6传送电路为非导通状态,当上述第2传送电路为导通形态时上述第1传送电路及第6传送电路为非导通状态,当上述第6传送电路为导通状态时上述第1传送电路及第2传送电路为非导通状态;上述多个第1暂存器之个数与上述多个第3暂存器之个数为相同。12. 一种半导体记忆体之动作方法,其包含有: 将连接于所选择之选择字元线之多个第1记忆体单元上所保存之第1资料经由传送滙流排传送于多个第1暂存器的步骤; 将经由上述传送步骤(1)传送至上述多个第1暂存器之上述第1资料以序列方式输出的步骤; 与上述输出步骤(2)之执行同时地,将与上述选择字元线所连接之上述多个第1记忆体单元为不同之多个第2记忆体单元所保存之第2资料经由上述传送滙流排传送至多个第2暂存器的步骤;及 在上述输出步骤(2)及上述传送步骤(3)执行之后,将经由上述传送步骤(3)传送于上述多个第2暂存器之上述第2资料以序列方式输出的步骤。13. 一种半导体记忆装置,其特征为具有:多个记忆体阵列,该各个记忆体阵列系包含有:动态型记忆体单元以矩阵状配置于字元线与资料线之交叉点而成之记忆体单元阵列,及用以将从记忆体单元读出于上述资料线上之电压放大并再写入该记忆体单元的读出放大器;对上述多个记忆体阵列进行随机存取用的随机埠;具备有与上述记忆体阵列之1条字元线所连接记忆体单元之个数对应之记忆位元的记忆电路;将上述读出放大器所放大讯号画分成多个区块并以小振幅讯号传送于时间系列所对应之记忆电路之记忆位元的传送电路;及与上述时间系列之传送动作同时并行地,将被传送于该记忆电路之记忆资讯以同步于时钟讯号之方式进行序列输出动作的序列埠。14. 如申请专利范围第13项之半导体记忆装置,其中上述传送电路所传送之传送讯号,系将上述读出放大器之输出讯号传送至被预充电为电源电压之约1/2电压之传送用滙流排,当该传送讯号被经由时序讯号作动作控制之CMOS闩锁电路之输出所取入之时点输出即被停止,据以设成小振幅者,构成记忆电路之CMOS闩锁电路用来放大、保存所取入之讯号。15. 如申请专利范围第14项之半导体记忆装置,上述多个记忆体阵列系挟持上述序列埠月之记忆电路配置成对称状。16. 如申请专利范围第15项之半导体记忆装置,上述传送用滙流排系利用构成记忆体阵列部之多层配而构成为叠层构造者。图示简单说明:图1:本发明之半导体记忆装置之一实施例之方块图。图2:图1之记忆体阵列及SAM部间之关系之一实施例说明用之概略配置图。图3:图2之记忆体阵列及SAM部间之关系之一实施例说明用之概略电路图。图4:图2之记忆体阵列及SAM部间之关系之另一实施例说明用之概略电路图。图5:图3之实施例电路之序列输出动作之一例之说明用之时序图。图6:图1之记忆体阵列及SAM部间之关系之另一实施例之说明用之概略配置图。图7:本发明之半导体记忆装置之说明用之元件构造断面图。图8:图2之记忆体阵列及SAM部间之关系之另一实施例之说明用之概略电路图。图9:图2之记忆体阵列及SAM部间之关系之另一实施例之说明用之概略电路图。图10:将本发明所适用半导体记忆装置适用于电脑系统之 |
