动态随机存取记忆体(DRAM)阵列

摘要

本发明之课题是，为了动态随机存取记忆体(DRAM)的高速化而使列位址选通(RAS)存取时间及资料转移速度同时高速化。本发明系由DRAM阵列构成，该DRAM阵列具有分别连接于单元矩阵部1之字元线、位元线的列解码机构2和行解码机构3，行解码机构3具备将预定位元线连接于输出汇流排的多数位元开关44、46和为预定数位元线单元的各位元线群32设置一个之储存资料位元的区域闩锁36。位元开关具有阶组构造，透过所串联连接的两个位元开关连接位元线和输出汇流排，所以可减低资料线52、56的负载容量。各区域闩锁36内的资料按照预定顺序串联地储存于区域缓冲器74内，能够快速的猝发转移。

主权项

1. 一种DRAM阵列,系指DRAM阵列,其特征在于:包含各一个DRAM格连接于正交的字元线和位元线之交点的单元矩阵部;连接于前述字元线,供给选择应存取之列之列位址的列解码机构;各前述位元线所连接的感测放大器;及连接于前述感测放大器,为供给选择应存取之行之行位址的行解码机构,含有将关于所供给的前述行位址之预定前述位元线连接于输出滙流排之多数位元开关的行解码机构;前述位元线以两个以上的为前述位元线束之位元线群所构成。透过所串联连接的两个以上的前述位元开关连接前述预定位元线和前述输出滙流排者。2. 根据申请专利范围第1项之DRAM阵列,其中前述行解码机构连接于各前述位元线群设置一个之储存资料位元的区域闩锁。3. 根据申请专利范围第2项之DRAM阵列,其中前述两个以上的前述位元线群共有连接前述位元开关和前述区域闩锁的至少一个第一资料线。4. 根据申请专利范围第3项之DRAM阵列,其中前述位元线群系由多数位元线子群所构成,前述多数位元线子群共有连接前述位元开关之间的至少一个第二资料线。5. 根据申请专利范围第4项之DRAM阵列,其中包含于前述位元线群中的前述位元线子群数目及包含于前述位元线子群中的位元线数目的MOS电晶体开关分别连接于前述第一资料线及前述第二资料线。6. 根据申请专利范围第5项之DRAM阵列,其中前述MOS电晶体开关系由NMOS所构成。7. 根据申请专利范围第6项之DRAM阵列,其中前述第一资料线、前述第二资料线、前述位元线连接于将这些线预充电到最高电位的预充电机构。8. 根据申请专利范围第5项之DRAM阵列,其中前述MOS电晶体开关系由PMOS所构成。9. 根据申请专利范围第8项之DRAM阵列,其中前述第一资料线、前述第二资料线、前述位元线连接于将这些线预充电到最低电位的预充电机构。10. 根据申请专利范围第4项之DRAM阵列,其中第一数目的位元开关连接于前述第一资料线,第二数目的位元开关连接于前述第二资料线,各位元开关系使用所供给的前述行位址之位元串一部分所特定。11. 根据申请专利范围第10项之DRAM阵列,其中前述第一数目为4,前述第二数目为8。12. 根据申请专利范围第11项之DRAM阵列,其中前述第二数目的位元开关使用所供给的前述行位址之低位3位元,前述第一数目的位元开关使用接着前述低位3位元的下2位元所特定。13. 根据申请专利范围第2项之DRAM阵列,其中具备将储存于前述区域闩锁内之关于各前述位元线群的资料群按照预定顺序串联地储存的区域缓冲器。14. 根据申请专利范围第13项之DRAM阵列,其中前述输出滙流排猝发输出储存于前述区域缓冲器内的资料。15. 一种DRAM阵列之动作方法,系指关于申请专利范围第4项之DRAM阵列之动作方法,其特征在于:在预先将前述第一资料线、前述第二资料线,前述位元线保持于最高电位或最低电位之任一电位的状态下,以前述感测放大器放大前述位元线上的电位变动者。16.根据申请专利范围第15项之DRAM阵列之动作方法,其中在前述感测放大器的动作开始后5ns以前接通前述位元开关。17. 根据申请专利范围第15项之DRAM阵列之动作方法,其中前述位元线上的电位变动开始后到资料出现在前述输出滙流排上的时间为20ns以下。图示简单说明:图1为关于先前技术的DRAM阵列。图2为关于先前技术的DRAM阵列之位元线等的电位转换图。图3为根据本案发明的DRAM阵列概观图。图4为根据本案发明的DRAM阵列详细说明图。图5是根据本案发明的DRAM阵列之位元线等的电位转换图