| 主权项 |
1. 一种用以储存k个电子或电洞的记忆体单元,其k是整数零或大于零之整数,以显示数据,该单元包括:一半导体通道;第一绝缘物层,其形成在该半导体通道上;第一毫微结晶,其形成在该第一绝缘物层上,该第一毫微结晶系电气浮动且电容性地藉由库伦阻碍而耦合至该半导体通道;第二绝绝物层,其形成在该第一毫微结晶上;以及一闸极,其形成在该第二绝缘物层上。2. 根据申请专利范围第1项之记忆体单元,尚包括一用以侦知该半导体通道导通的电路。3. 根据申请专利范围第1项之记忆体单元,尚包括一用以侦测在该通道中之电流存在的电路,而其侦测时机是在一预定的电压施加在该闸极电极之时。4. 根据申请专利范围第3项之记忆体单元,尚包括一用以放大并量测通过该通道的电流。5. 根据申请专利范围第1项之记忆体单元,尚包括一在该通道一侧的源极区域。6. 根据申请专利范围第5项之记忆体单元,尚包括一在通道另一侧的汲极区域,其中该通道系在该闸极电极之下。7. 根据申请专利范围第1项之记忆体单元,其中该第一毫微结晶是一量子点。8. 根据申请专利范围第1项之记忆体单元,其中该半导体通道、该第一绝缘物层、该第一毫微结晶及第二绝缘物的尺寸可提供一临限电压移动量给储存于其内之每一电子或电洞用,而该移动量等于或大于供热电压用之临限电压移动量。9. 根据申请专利范围第1项之记忆体单元,尚包括复数个彼此隔开且在该第一绝缘物层上之第一毫微结晶。10. 根据申请专利范围第9项之记忆体单元,其中该复数个毫微结晶系排列成阵列。11. 根据申请专利范围第10项之记忆体单元,其中该阵列是一维阵列。12. 根据申请专利范围第10项之记忆体单元,其中该阵列是二维阵列。13. 根据申请专利范围第1项之记忆体单元,尚包括复数个在一绝缘物材料中彼此间隔开的第一毫微结晶,以便形成该等第一毫微结晶的三维阵列于该第一绝缘物层上。14. 根据申请专利范围第1项之记忆体单元,其中该第一及第二绝缘物层系一选自由氧化矽、氮化矽、氟化钙、砷化镓铝及砷化镓铟所组成之群组的介电材料。15.根据申请专利范围第1项之记忆体单元,其中该第一及第二绝缘物层是氧化矽,而该毫微结晶是矽。16.根据申请专利范围第1项之记忆体单元,其中该第一及第二绝缘物是比该砷比镓的带隙还要宽的带隙材料,以及该毫微结晶是砷化镓。17. 根据申请专利范围第16项之记忆体单元,其中该第一及第二绝缘物是选自由砷化镓铝及砷化镓铟所组成之群组。18. 根据申请专利范围第1项之记忆体单元,其中该毫微结晶是一自矽、锗化矽、锗、碳化矽、砷化镓及砷化铟所组成之群组的材料。19. 一种用以储存k个电子或电洞的记忆体单元,其中该k是整数零或大于零之整数,以显示数据,该单元包括:一半导体通道;第一绝缘物层,其形成在该半导体通道上;第一毫微结晶,其形成在该第一绝缘物层上,该第一毫微结晶系电气浮动且电容性地而耦合至该具有库伦阻碍能量的半导体通道,该能量大于热电压;第二绝绝物层,其形成在该第一毫微结晶上;第二毫微结晶,其形成在该第二绝缘物层上,该第二毫微结晶系电气浮动地且电容性地耦合至该具有库伦阻碍能量的半导体通道,该能量大于该热电压;第三绝缘物层,其形成在该第二毫微结晶上;以及一闸极电极,其形成在该第三绝缘物层上。20. 根据申请专利第19项之记忆体单元,其中该第一、第二及第三绝缘物层是一选自由氧化矽、氮化矽、氟化钙、砷化镓铝及砷化镓铟所组成之群组的介电材料。21. 根据申请专利范围第19项之记忆体单元,其中该第一、第二及第三绝缘物层是氧化矽,而该第一及第二毫微结晶是矽。22. 根据申请专利范围第19项之记忆体单元,其中该第一、第二及第三绝缘物是比该砷比镓之带隙还要宽的带隙材料,而该第一及第二毫微结晶是砷化镓。23. 根据申请专利范围第22项之记忆体单元,其中该第一、第二及第三绝缘物是选自由砷化镓铝及砷化镓铟所组成之群组。24. 根据申请专利范围第19项之记忆体单元,其中该第一及第二毫微结晶是一选自由矽、锗化矽、锗、碳化矽、砷化镓及砷化铟所组成之群组的材料。25. 根据申请专利范围第19项之记忆体单元,尚包括第一复数个彼此隔开的且在该第一绝缘物层上的第一毫微结晶。26. 根据申请专利范围第25项之记忆体单元,尚包括第二复数个彼此隔开的且在该第二绝缘物层上的第二毫微结晶。27. 根据申请专利范围第26项之记忆体单元,尚包括第三复数个彼此间隔在第四绝缘物层上的第三毫微结晶,该第四绝缘物及该复数个第三毫微结晶系位于该复数个第二毫微结晶与该第三绝缘层之间。28. 一种记忆体,其包括:复数个储存装置,其用以储存电子或电洞,每一储存装置具有一闸极电极、源极区域、汲极区域、通道、该通道上之障碍物绝缘层、一该障碍物绝缘物层上之毫微结晶、该毫微结晶上之控制绝缘物层、以及在该控制绝缘物层上之闸极电极;该复数个储存装置,渠等排列成列及行;在每一列中之每一个储存装置的该闸极电极系耦合在一起并耦合至一字组线解码器;在每一行中之每一储存装置的该源极区域系耦合在一起并耦合至一字元线解码器;以及在每一行中之每一储存装置的该汲极区域系耦合在一起并耦合至一用以感测在其输入上之资料的感测放大器。29. 根据申请专利范围第28项之记忆体单元,尚包括复数个彼此间隔开而在该障碍物绝缘物层上的毫微结晶。30. 根据申请专利范围第28项之记忆体单元,尚包括复数个彼此间隔开而在一绝缘物材料上的毫微结晶,以便形成三维阵列的毫微结晶于该障碍物绝缘物层上。31.根据申请专利范围第28项之记忆体单元,其中该障碍物绝缘物层及该控制绝缘物层是一选自由氧化矽、氮化矽、氟化钙、砷化镓铝及砷化镓铟所组成之群组的介电材料。32. 根据申请专利范围第28项之记忆体单元,其中该障碍物绝缘物层及该控制绝缘物层是氧化矽,而该毫微结晶是矽。33. 根据申请专利范围第28项之记忆体单元,其中该障碍物绝缘物层及该控制绝缘物层是带隙较砷化镓带隙更宽的带隙材料,而该毫微结晶是砷化镓。34. 根据申请专利范围第33项之记忆体单元,其中该障碍物绝缘物层及该控制绝缘物层是选自由砷化镓铝及砷化镓铟所组成之群组。35. 根据申请专利范围第28项之记忆体单元,其中该毫微结晶是一自矽、锗化矽、锗、碳化矽、砷化镓及砷化铟所组成之群组的材料。36. 一种记忆体,包括:复数个储存装置,其用以储存电子或电洞,每一储存装置具有一闸极电极、源极区域、汲极区域、通道、该通道上之障碍物绝缘层、一该障碍物绝缘物层上之毫微结晶、该毫微结晶上之控制绝缘物层、以及在该控制绝缘物层上之闸极电极;该复数个储存装置,渠等排列成列及行;在每一列中之每一个储存装置的该闸极电极系耦合在一起并耦合至一字组线解码器;在每一行中之每一储存装置的该源极区域系耦合在一起并耦合一行解码器的输入;在每一行中之每一储存装置的该汲极区域系耦合在一起并耦合至一该行解码器的输入;以及一放大器,其耦合至该用以感测资料的行解码器。37. 一种形成记忆体装置的方法,包括以下步骤:选择一基质;形成一层半导体材料在该基质上;形成一具有厚度的第一层绝缘物,以形成一射入绝缘物;形成一毫微结晶于该第一层绝缘物上;形成第二层绝缘物于该毫微结晶上,以便当成一控制绝缘物来用;形成一闸极电极层于该第二层绝缘物上;以及蚀刻该第一层、毫微结晶、第二层及闸极电极层,以形成一闸极堆叠于该层半导体材料的通道区域上。38.根据申请专利范围第37项之方法,其中该形成毫微结晶的步骤包括形成复数个彼此间隔开来之毫微结晶于该第一层绝缘物上。39. 根据申请专利范围第38项之方法,其中该毫微结晶的步骤包括形成复数个彼此间隔开来之毫微结晶于一绝缘物材料上,以形成三维阵列的毫微结晶于该第一层绝缘物上。图示简单说明:图1系沿图2之剖面线1-1切开所得的横剖面图。图2系本发明之一实施例的上视图。图3系一显示导电带底端电子能量的线图,其中之线段是图1的实施例中之垂直距离的函数,其情况是没有电子储存在毫微结晶中。图4系一显示导电带底端电子能量的线图,其中之线段是图1的实施例中之垂直距离的函数,其情况是有一电子储存在毫微结晶中。图5是本发明的第二实施例,其利用了图1及图6至图9的实施例。图6系本发明第三实施例的横剖面图。图7系本发明第四实施例的横剖面图。图8系本发明第五实施例的上视图。图9系沿图8中剖面线9-9剖开的横剖面图。图10系图8及9中之实施例的汲极电流对闸极至源极电压的线图。图11系图8及9中第五实施例的临限电压对闸电极的线图。图12系本发明第六实施例,其利用图1及图6至图9的各别 |
