| 主权项 |
1.一种非挥发性半导体记忆装置,主要系,具有分别保持第1资料和第2资料的第1正反器电路和第2正反器电路,与连接在此等正反器电路之数元线和记忆格的非挥发性半导体记忆装置,其特征为,将下位数元的读出及资料载入以第1正反器进行,而把上位数元之读出及资料载入以第2正反器进行。2.如申请专利范围第1项所述之非挥发性半导体记忆装置,其中,前述记忆格,系将资讯保持2数元以上之多値记忆。3.如申请专利范围第1项所述之非挥发性半导体记忆装置,其中,在读出时,将以上位数元的感测,下位数元之感测的顺序进行。4.如申请专利范围第1项所述之非挥发性半导体记忆装置,其中,具有下位数元的读出时,根据上位数元之资料使下位数元感测用闩扣资料的値变化之装置。5.如申请专利范围第1项所述之非挥发性半导体记忆装置,其中,在写入时,将依照上位数元,下位数元的顺序写入资料。6.一种非挥发性半导体记忆装置,其特征为,由具有漂浮闸其临限値根据采取第1至第4范围而记忆4値资料之记忆格,和连接在前述记忆格的数元线,和连接在前述数元线之第1记忆电路,和连接在前述数元线之第2记忆电路,和与前述第1及第2记忆电路连接的资料线构成,在读出资料时,将在第1步骤,将检出前述临限値属于前述第1及前述第2范围或属于前述第3及前述第4范围而把其检出结果保持在前述第1记忆电路,在第2步骤,如果在前述第1步骤已检出前述临限値存在于前述第1及前述第2范围中的一方时则更检出其临限値系属于前述第1范围或前述第2范围之何者而把其检出结果保持在前述第2记忆电路,如果在第1步骤已检出前述临限値存在于前述第3及第4范围中的一方时则更检出其临限値属于前述第3范围或第4范围之何者而把其检出结果保持在前述第2记忆电路。7.如申请专利范围第6项所述之非挥发性半导体记忆装置,其中,在连接前述第2步骤的第3步骤,依序将保持在前述第1及第2记忆电路之资料,经由前述资料线转移。8.一种非挥发性半导体记忆装置,其特征为,由具有漂浮闸其临限値根据采取第1至第4范围而记忆4値资料之记忆格,和连接在前述记忆格的数元线,和连接在前述数元线之第1记忆电路,和连接在前述数元线之第2记忆电路,和与前述第1及第2记忆电路连接的资料线构成,在读出资料时,在第1步骤,如果保持在前述第1记忆电路的资料为第1准位时,将前述临限値设定在前述第1范围,如果保持在前述第1记忆电路之资料为第2准位时,将前述临限値设定在前述第3范围,在第2步骤,如果以前述第1步骤将前述临限値设定在第1范围,而前述保持在第1记忆电路的资料为第1准位时,把前述临限値设定在第1范围,如果前述保持在第1记忆电路的资料为第2准位时把前述临限値设定在前述第2范围,如果在前述第1步骤前述临限値设定在前述第3范围,而前述保持在第1记忆电路之资料为第1位准时,将前述临限値设定在前述第3范围,而前述保持在第1记忆电路的资料为第2位准时,则将前述临限値设定在第4范围。图示简单说明:[图1]系显示有关本发明的实施例之非挥发性半导体记忆装置的主要部份之电路图。[图2]为显示2数元(4値)之记忆格的临限値分布之图。[图3为显示MSB资料写入后之记忆格的临限値分布之图。[图4为显示MSB=1时的LSB资料写入后之记忆格的临限値分布之图。[图5为显示MSB=0时的LSB资料写入后之记忆格的临限値分布之图。[图6]为显示本发明的全体电路构成之图。[图7]为显示习知例的半导体记忆装置之主要部份的图。[图8](a)为显示NAND型快闪记忆器的格构造之电路图。(b)为显示(a)的记忆格之临限値分布的个数分布之分布图。[图9]系把图8的在记忆格之读出1,抹除,及写入动作时施加在记忆格的电压做为表显示之图。[图10]为显示抹除,写入动作之图。[图11]系说明本发明的动作之图表。 |
