| 主权项 |
1.一种半导体积体电路装置,其特征为具有:接收输入信号的多数之输入端子;在此等输入端子经由配线连接输入端的多数缓冲器;此等缓冲器之输出端将分别连接的多数之传输路;和各输入端将分别连接在此等传输路,把供给前述各传输路的信号写入所选择之记忆格的写入电路;根据依照前述记忆格之数元构成变更前述配线,把前述各缓冲器的输入端将连接之前述输入端子变更者。2.一种半导体积体电路装置,其特征为具有:接收输入信号的多数之输入端子;将在此等输入端子经由配线连接输入端的多数之缓冲器;将连接此等缓冲器的输出端,把经由此等缓冲器供给之前述输入信号解码的解码器;和根据该解码器之输出信号选择的电路装置;根据依照前述选择之电路装置变更前述配线,而变更将连接前述各缓冲器的输入端之前述输入端子者。3.如申请专利范围第2项所述的半导体积体电路装置,其中,前述电路装置为构成多数库之记忆格阵列,前述解码器将按照输入信号选择库者。4.如申请专利范围第2项所述的半导体积体电路装置,其中,前述电路装置为记忆格阵列,前述解码器系选择前述记忆格阵列的字线之列解码器,根据变更把前述输入端子和缓冲器连接的配线,而变更前述记忆格阵列之再新循环者。5.一种半导体积体电路装置,其特征为具有:接收输入信号的多数之输入端子;在此等输入端子中的1个将经由配线连接输入端之多数的缓冲器;将分别连接此等缓冲器之输出端的多数之传输路;和各输入端分别连接在此等传输路,把前述供给各传输路的信号写入所选择之记忆格的写入电路;前述配线将设在半导体积体电路之最上部者。6.一种半导体积体电路装置,其特征为具有:接收位址信号的多数之输入端子;在此等输入端子将输入端经由配线连接的多数之缓冲器;将连接此等缓冲器的输出端,把经由此等缓冲器供给之前述位址信号解码的列解码器;和根据该解码器之输出信号选择的记忆格阵列;根据依照前述记忆格阵列的库构成变更前述配线,而变更前述各缓冲器之输入端将连接的前述输入端子者。7.一种半导体积体电路装置,其特征为具有:接收位址信号的多数之输入端子;在此等输入端子经由配线连接输入端的多数之缓冲器;将连接此等缓冲器的输出端,把经由此等缓冲器供给的前述位址信号解码之列解码器;和将根据该列解码器的输出信号选择之记忆格;根据依照前述记忆格的再新循环变更前述配线,而变更将连接前述各缓冲器之输入端的前述输入端子者。8.如申请专利范围第1项所述的半导体积体电路装置,其中,前述连接输入端子和缓冲器之配线,为在半导体积体电路的最后工程制造之配线。9.如申请专利范围第2项所述的半导体积体电路装置,其中,述连接输入端子和缓冲器之配线,为在半导体积体电路的最后工程制造之配线。10.如申请专利范围第5项所述的半导体积体电路装置,其中,前述连接输入端子和缓冲器之配线,为在半导体积体电路的最后工程制造之配线。11.如申请专利范围第6项所述的半导体积体电路装置,其中,前述连接输入端子和缓冲器之配线,为在半导体积体电路的最后工程制造之配线。12.如申请专利范围第7项所述的半导体积体电路装置,其中,前述连接输入端子和缓冲器之配线,为在半导体积体电路的最后工程制造之配线。图示简单说明:[第一图]为显示本发明之第1实施例的主要部份之构成图。[第二图]为显示本发明之第1实施例的主要部份之构成图。[第三图]为具体地显示书写驱动器DQWD的电路图。[第四图]同图(a)系显示垫和输入缓冲器间的配线之一例的平面图,同图(b)为沿同图(a)之4b-4b线的剖面图。[第五图]为显示本发明之第2实施例的构成图。[第六图]为显示本发明之第3实施例者,同图(a)为构成图,同图(b)为显示动作之图。[第七图]为显示DRAM的晶片构成之平面图。[第八图]系将第七图的一部份具体地显示之电路图。[第九图]系显示习知的4数元构成的书写资料滙流排之构成图。[第十图]系显示习知的1数元构成的书写资料滙流排之构成图。 |
