| 主权项 |
1.一种非挥发性半导体记忆装置,针对将可电气性消除及写入之非挥发性记忆格,各别控制呈临限値电压不同之消除状态、第1写入状态、第2写入状态,或第3写入状态,于一个记忆格可记忆4値资讯之非挥发性半导体记忆装置,其特征系具备于前述非挥发性记忆格之资料改写中,控制令前述挥发性记忆格呈消除状态,令呈消除状态之非挥发性记忆格选择性呈第1之写入状态之第1写入,于第1之写入后,令该非挥发性记忆格选择性呈第2之写入状态之2写入,及于第2写入后令该非挥发性记忆格选择性呈第3之写入状态之第3写入的各动作之写入控制电路。将经由前述第1之写入动作,令非挥发性记忆格决定是否呈第1写入状态之1位元之写入资讯,经由前述第2之写入动作,令非挥发性记忆格决定是否呈第2写入状态之1位元之写入资讯,经由前述第3之写入动作,令非挥发性记忆格决定是否呈第3写入状态之1位元之写入资讯,自外部供予之2位元写入资料所生成之写入资料变换电路,和于每前述写入控制电路所成第1至第3之写入动作,闩锁前述写入资料变换电路所生成对应之写入资讯,于每第1至第3之写入动作,于每第1至第3之写入动作选择是否呈对应记忆格之写入状态的资料闩锁电路所成者。2.如申请专利范围第1项之非挥发性半导体记忆装置,其中,具备于自前述非挥发性半导体记忆装置之资料读取中,控制经由前述非挥发性记忆格之消除状态之临限値电压和前述第1之写入状态之临限値电压间的字元线选择准位,选择记忆格之第1之读取,经由前述非挥发性记忆格之第1之写入状态之临限値电压和前述第2之写入状态之临限値电压间的字元线选择准位,选择记忆格之第2之读取,经由前述非挥发性记忆格之前述第2之写入状态之临限値电压和前述第3之写入状态之临限値电压间的字元线选择准位,选择记忆格之第3之读取的各动作之读取控制电路,自经由前述读取控制电路之第1至第3之读取动作所得各1位元之资讯,显示读取对象之记忆格状态为对应消除状态,第1之写入状态、第2之写入状态或第3之写入状态之何者的生成2位元读取资料的读取资料变换电路所成者。3.如申请专利范围第2项之非挥发性半导体记忆装置,其中,令消除状态、第1写入状态、第2写入状态、及第3写入状态之非挥发性记忆格之各临限値电压,由高者顺序为Vth0.Vth1.Vth2.Vth3时,令第1至第3之写入动作的写入检查电压Vv1.Vv2.Vv3,呈Vth1<Vv1<Vth0.Vth2<Vv2<Vth1.Vth3<Vv3<Vth2,令前述第1至第3之读取的字元线选择准位Vr1.Vr2.Vr3,呈Vth1<Vr1<Vth0.Vth2<Vr2<Vth1.Vth3<Vr3<Vth2者。4.如申请专利范围第2项之非挥发性半导体记忆装置,其中,前述记忆格系具备结合于位元线,于位元线供予结合记忆节之感测闩锁,将位元线选择性导通输出入线之开关元件,前述资料闩锁手段系导通于经由前述开关元件所选择之位元线的感测闩锁者。5.如申请专利范围第2项之非挥发性半导体记忆装置,其中,前述写入资料变换电路系对应前述2位元之写入资料之第1状态,将第1至第3之写入动作的各写入资讯呈写入非选择准位,对应前述2位元之写入资料之第2状态,将第1之写入动作的写入资讯呈写入选择准位,将第2及第3之写入动作之各写入资讯呈写入非选择准位,对应前述2位元之写入资料之第3状态,将第1及第2之写入动作的写入资讯呈写入选择准位,将第3之写入动作之写入资讯呈写入非选择准位,对应前述2位元之写入资料之第4状态,将第1至第3写入动作之各写入资讯呈选择准位者。6.如申请专利范围第5项之非挥发性半导体记忆装置,其中,前述读取资料变换电路系前述第1至第3之读取动作所得3位元之资讯,则于所有第1之逻辑値时,令2位元之读取资料呈第1状态,前述第1之读取动作所得1位元之资讯,以第2之逻辑値,经由第2及第3之读取动作所得2位元之资讯所有为第1逻辑値时,呈2位元读取资料之第2状态,经由第1及第2之读取动作所得2位元之资讯为第2逻辑値,经由第3之读取动作所得2位元之资讯为第1逻辑値时,呈2位元读取资料之第4状态者。7.如申请专利范围第6项之非挥发性半导体记忆装置,其中,具备对应前述第1至第3之各写入动作,切换写入检查电压之电源切换电路所成。8.如申请专利范围第1项之非挥发性半导体记忆装置,其中,前述写入控制电路系于各前述第1写入、第2写入、第3写入中,于前述记忆格施加复数次之写入脉冲电压,该脉冲电压系顺序令脉冲时间宽度控制变长者。9.如申请专利范围第1项之非挥发性半导体记忆装置,其中,前述写入控制电路系于各前述第1写入、第2写入、第3写入中,于前述记忆格施加复数次之写入脉冲电压,该脉冲电压系顺序令脉冲之绝对値变大地加以控制者。10.如申请专利范围第1项之非挥发性半导体记忆装置,其中,令消除状态、第1写入状态、第2写入状态、及第3写入状态之非挥发性记忆格之各临限値电压,由高者或低者顺序呈Vth0.Vth1.Vth2.Vth3时,经由对应邻接之临限値电压的消除,或任一之写入状态,代表之位元资讯之代码间距呈最小地加以设定。11.如申请专利范围第1项之非挥发性半导体记忆装置,其中,令消除状态、第1写入状态、第2写入状态、及第3写入状态之非挥发性记忆格之各临限値电压,由高者或低顺序呈Vth0.Vth1.Vth2.Vth3时,经由对应邻接之临限値电压的消除,或任一之写入状态,代表之位元资讯之代码间距呈1地加以设定。12.如申请专利范围第1项之非挥发性半导体记忆装置,其中,令消除状态、第1写入状态、第2写入状态、及第3写入状态之非挥发性记忆格之各临限値电压,由高者或低者顺序呈Vth0.Vth1.Vth2.Vth3时,紫外线照射时之记忆格临限値电压则设定呈最接近Vth0或Vth3者。13.如申请专利范围第1项之非挥发性半导体记忆装置,其中,令消除状态、第1写入状态、第2写入状态、及第3写入状态之非挥发性记忆格之各临限値电压,由高者或低者顺序呈Vth0.Vth1.Vth2.Vth3时,经由对应邻接之临限値电压的消除,或任一之写入状态,代表之位元资讯之代码间距呈最小地加以设定,且热平衡状态之记忆格之临限値电压则接近Vth0或Vth3之任一地加以设定。14.一种半导体记忆装置,其特征系具有可电气性改写,具有保持3个记忆状态"0"、"1"、"2"之复数记忆格的记忆阵列,和为保持对应该复数之记忆格之记忆状态的资料的资料电路,和对应上述资料电路之内容,于上述记忆格为进行写入动作之写入电路,该写入电路系于上述记忆格保持记忆状态"2"时,进行呈记忆状态"1"之写入动作时,再进行自记忆状态"1"呈记忆状态"2"之写入动作者。15.一种半导体记忆装置,其特征系具备具有经由至少3个临限値电压保持不同记忆状态之复数记忆格之记忆阵列,和为保持该复数记忆格之记忆状态的资料的资料电路,和对应上述资料电路之内容,于上述记忆格进行写入动作之写入电路;该写入电路系令上述记忆格设定于第1之临限値电压时,以一个检查电压进行检查,设定于第2之临限値电压时,以复数之检查电压进行检查者。16.一种半导体记忆装置,针对于具有浮闸和控制闸之复数记忆格,和该浮闸,进行电荷之进出,记忆1记忆格之复数位元资讯的半导体记忆装置中,其特征系具有产生复数电压之电压产生电路和令供予上述电荷之进出所需之电压的写入脉冲,供予上述记忆格之写入电路,和于上述控制闸顺序施加上述复数之电压,根据流入记忆格之电流値,判定记忆格是否具有所期望之临限値电压的判定电路;令上述写入脉冲供予各记忆格之写入动作,和此后判定记忆格是否具有所期望之临限値电压的检查动作为一周期,令该周期重覆复数次时,伴随该次数之增加,上述写入脉冲之脉冲宽度变大地,构成上述写入电路者。17.一种半导体记忆装置,针对于具有浮闸和控制闸之复数记忆格,和该浮闸,进行电荷之进出,记忆1记忆格之复数位元资讯的半导体记忆装置中,其特征系具有产生复数电压之电压产生电路和令供予上述电荷之进出所需之电压的写入脉冲,供予上述记忆格之写入电路,和于上述控制闸顺序施加上述复数之电压,根据流入记忆格之电流値,判定记忆格是否具有所期望之临限値电压的判定电路;令上述写入脉冲供予各记忆格之写入动作,和此后判定记忆格是否具有所期望之临限値电压的检查动作为一周期,令该周期重覆复数次时,伴随该次数之增加,上述写入脉冲之电压绝对値变大地,构成上述写入电路者。18.一种半导体记忆装置,针对将可电气性消除及写入之非挥发性记忆格,各别控制呈临限値电压不同之消除状态、第1写入状态、第2写入状态,或第3写入状态,于一个记忆格可记忆4値资讯之非挥发性半导体记忆装置,其特征系具备于前述非挥发性记忆格之资料改写中,进行令前述挥发性记忆格呈消除状态或任一之写入状态之写入动作之写入控制电路,和令非挥发性记忆格决定是否呈第1写入状态之1位元之写入资讯,令非挥发性记忆格决定是否呈第2写入状态之1位元之写入资讯,令非挥发性记忆格决定是否呈第3写入状态之1位元之写入资讯,自外部供予之2位元写入资料所生成之写入资料变换电路,和于每前述写入控制电路所成写入动作,闩锁前述写入资料变换电路所生成对应之写入资讯,选择是否呈对应记忆格之写入状态的资料闩锁电路,令消除状态、第1写入状态、第2写入状态、及第3写入状态之非挥发性记忆格之各临限値电压,由高者或低者顺序呈Vth0.Vth1.Vth2.Vth3时,经由对应邻接之临限値电压的消除,或任一之写入状态,代表之位元资讯之代码间距呈最小地加以设定者。19.如申请专利范围第18项之半导体记忆装置,其中,令前述记忆格,写入控制电路,资料变换电路,及资料闩锁电路搭载于同一晶片者。图示简单说明:第一图系有关本发明之第1实施例形态的快闪记忆体的区块图。第二图系详细显示示于第一图之记忆格阵列及感测闩锁的一部分一例之电路图。第三图系显示对一个记忆格之4値写入的写入检查电压和临限値电压的关系。第四图系显示写入时之字元线施加电压的一例之说明图。第五图系为说明4値资料写入例,显示4个记忆格和各写入之4値写入资料的对应关系的说明图。第六图系做为得第四图之写入状态的第1阶段,显示将4个记忆格所有呈消除状态时之该4个记忆格之临限値电压的说明图。第七图系做为得第四图之写入状态的第2阶段,显示经由将4个记忆格所有呈消除状态时之后之「写入1」所得记忆格之临限値电压变化的说明图。第八图系做为得第四图之写入状态的第3阶段,显示「写入2」所得记忆格之临限値电压变化的说明图。第九图系做为得第四图之写入状态的第4阶段,显示「写入3」所得记忆格之临限値电压变化的说明图。第十图系做为写入电压之施加形态,显示渐增写入脉冲宽度时之电压波形图的一例说明图。第十一图系做为写入电压之施加形态,显示渐增写入脉冲宽度时之电压波形图的一例说明图。第十二图系显示将写入资料分离为偶数及奇数位元电路之一例逻辑电路图。第十三图系显示第十二图所示电路之一例动作时间图。第十四图系显示第一图之记忆阵列、感测闩锁电路、写入变换电路及读取变换电路之连接状态之一例的方块图。第十五图系示于第十二图之电路中,自分离之资料生成进行「写入1」-「写入3」之资料的写入资料合成电路之一例逻辑电路图。第十六A-十六C系将第十五图之写入资料合成电路所成合成结果,各对应于各「写入1」-「写入3」加以显示之说明图。第十七图系显示对以4値写入资料之记忆格进行读取时之字元线电压和记忆格之临限値电压的关系说明图。第十八图系施加于读取字完线之电压之一例波形图。第十九图系为说明4値资料读取之例,显示4个记忆格和各写入4値写入资料的对应关系的说明图。第二十图系显示经由示于第十九图之记忆格之「读取1」所得之2値资料的说明图。第二一图系显示经由示于第十九图之记忆格之「读取2」所得之2値资料的说明图。第二二图系显示经由示于第十九图之记忆格之「读取3」所得之2値资料的说明图。第二三图系显示读取资料合成电路之一例的逻辑电路图。第二四图系显示读取资料合成电路之一例的逻辑电路图。第二五图系根据读取资料合成电路之输出,交互输出上位位元和下位位元的输出电路之一例电路图。第二六图系示于第二五图之电路的一例动作时间图。第二七图系具备暂时储存写入资料及读取资料的缓冲器的有关本发明之第2实施形态的快闪记忆体的方块图。第二八图系具备CPU之有关本发明之第3实施形态的快闪记忆体的方块图。第二九图系具备暂时储存写入资料及读取资料的缓冲器和CPU的有关本发明之第4实施形态的快闪记忆体的方块图。第三十图系令做为缓冲器之DRAM和CPU具有多重晶片形式之有关本发明第5实施形态的快闪记忆体的方块图。第三一图系令做为缓冲器之SR AM和CPU具有多重晶片形式之有关本发明之第6实施形态的快闪记忆体的方块图。第三二图系于记忆体写入4値资讯之动作为一例的流程图。第三三图系对写入4値资讯之记忆格进行读取动作为一例之流程图。第三四图系显示为3类之检查电压切换之构成例的方块图。第三五图系显示一个记忆格记忆2値资讯的快闪记忆体的部分构成之一例电路图。第三六图系显示2値之资讯被写入之记忆格之临限値电压分布的一例的说明图。 |
