| 主权项 |
1.一形成可定制逻辑阵列一部分之胞元,包含:至少第一和第二不同之多工器,一该至少第一多工器之输出被连接到一该至少第二多工器之输入。2.如申请专利范围第1项之胞元,其中该第一和第二不同之多工器有不同之驱动能力。3.如申请专利范围第2项之胞元,其中该第二多工器之驱动能力至少是该第一多工器之两倍。4.如申请专利范围第1项之胞元,其中该第一和第二不同之多工器有不同之输入负载。5.如申请专利范围第4项之胞元,其中该第一多工器之输入负载不大于该第二多工器之输入负载的二分之一。6.如申请专利范围第1项之胞元,其中每一该第一多工器和第二多工器是一反向多工器。7.如申请专利范围第1项之胞元,且包含非可定制之一逻辑闸层及一金属层。8.一可定制之逻辑阵列包含一复数胞元,每一包含:至少第一和第二不同之多工器,一该第一多工器之输出被连接到一该第二多工器之输入。9.如申请专利范围第8项之可定制逻辑阵列,且其中该第一和第二不同之多工器有不同之驱动能力。10.如申请专利范围第9项之可定制逻辑阵列,且其中该第二多工器之驱动能力至少是该第一多工器之两倍。11.如申请专利范围第8项之可定制逻辑阵列,且其中该第一和第二不同之多工器有不同之输入负载。12.如申请专利范围第11项之可定制逻辑阵列,且其中该第一多工器之输入负载不大于该第二多工器之输入负载的二分之一。13.如申请专利范围第8项之可定制逻辑阵列,其中每一该第一多工器和第二多工器是一反向多工器。14.如申请专利范围第8项之可定制逻辑阵列,且包含非可定制之一逻辑闸层及一金属层。15.一形成可定制逻辑阵列一部分之胞元,且包含至少一个多工器其具有至少第一和第二输出,每一输出有不同之驱动能力。16.如申请专利范围第15项之胞元,其中该第二多工器之驱动能力至少是该第一多工器之两倍。17.如申请专利范围第15项之胞元,其中该第一和第二输出包含一驱动能力为第二输出五倍之第一输出。18.如申请专利范围第1项之胞元,其中第二多工器具有至少第一和第二输出,该第一输出具有较第二输出低之驱动能力,且其中该第一输出可被可选择定制化以提供一回授讯号至一该最低限度多工器之输入。图示简单说明:第一图表示一依照本发明之最佳实施例构成和运作之基本胞元之简化实例;第二图表示使用在第一图之基本胞元中之多工器之简化实例;第三图表示使用在第一图之基本胞元中之另一多工器之简化实例;第四图表示使用在第一图中之基本胞元中之又另一多工器之简化实例,且该多工器有二个输出;及第五图表示包含第一图-四所示之型式之胞元之可定制逻辑阵列之部分简化实例。 |
