| 主权项 |
1.一种非挥发性记忆装置,系将记忆单元(memorycell)之临界値设定为二阶段以上,同时使字线(wordline)之准位(level)作二阶段以上之变化,并藉着执行记忆单元之读出工作,构成为在一个记忆单元可以记忆二位元以上之数据,其特征系备有:将所输入之写入数据加以保持之二进制记录器,与;对所输入之复数个位元执行所定之运算工作,并按照该等组合转换为多値数据之数据转换逻辑电路,与;将自记忆单元所读出之多値数据,转换成为原来之二进制数据之逆转换逻辑电路。2.如申请专利范围第1项之非挥发性记忆装置,系备有;将上述多値数据,以一面改变写入电压之方式,又一面依序写入记忆阵列内之所选择之记忆单元中之控制电路。3.如申请专利范围第1项或第2项之非挥发性记忆装置,其中之写入校验动作及读出动作之字线电压,系自最靠近为要执行消除字线电压所设定电压,朝远离方向依序改变。4.一种非挥发性记忆装置之控制装置,系将记忆单元之临界値设定为二阶段以上,同时使字线之准位作二阶段以上之变化,并藉着执行记忆单元之读出工作,形成为在一个记忆单元内可以记忆二位元以上之数据,其特征系备有;将写入数据加以保持之二进制记录器,与;对将所输入之数据之复数位元执行所定之运算,并按照这些组合转换成为多値数据之数据转换逻辑电路,与;将自上述非挥发性记忆电路装置读出之多値数据,转换为原来之二进制数据之逆转转换逻辑电路。5.一种非挥发性记忆装置之更新方法,系将记忆单元之临界値设定为二阶段以上,同时使字线之准位作二阶段以上之变化,并藉着执行记忆单元之读出工作,构成为在一个记忆单元内可以记忆二位元以上之数据,其特征为:将弱势消除脉冲施加于全部记忆单元,并俟临界値昇高后,依据所定之字线电压所读出之数据,将写入脉冲施加于临界値偏高之记忆单元,用以令临界値之分散(dispersionvariance)现象变小。6.如申请专利范围第5项之非挥发性记忆装置之更新方法,系藉着;将字线之读出电压设定在记忆单元之临界値之中间,并将记忆单元之数据读出置于读出闩锁(senselatch)电路且加以保持之第1动作,与;将上述读出闩锁电路之保持数据都全部施行反转之第2动作,与将字线电压设定在低于上述读出电压并执行校验工作,且将对应高于该校验电压之临界値之记忆单元之读出闩锁电路之保持数据,设定在〝1〞之第3动作,用以特定要施加写入脉冲之记忆单元。7.如申请专利范围第5项或第6项之非挥发性记忆装置之更新方法,其中为将上述临界値之分散现象变小之处理工作,系当写入/消除之次数达到所定之次数时、重置信号输入时、电源初切断(OFF)之前、电源接入之后、或于待机状态每经一定周期之任何一个或二个以上周期中执行之。图示简单说明:第一图系用以表示将本发明有关之在1个记忆单元内之写入/读出之2进制数据,以物理的方式对各记忆单元转换为写入/读出准位之四进制数据之运算之一实施例。第二图系用以表示将藉着数据转换逻辑电路转换为四进制数据,施予逆转换恢复为原来之2进制数据之运算工作之一实施例之说明图。第三图系用以表示上述四进制数据与记忆单元之临界値之关系之说明图。第四图系用以表示本发明之多値快速记忆器之一实施例之概略方块图。第五图系用以表示本实施例之多値快速记忆器之写入顺序之流程图。第六图系用以表示本实施例之多値快速记忆器之写入动作波形之时序流程图。第七图系用以表示本实施例之多値快速记忆器之写入方式与其他之写入方式之不同之波形图。第八图系用以表示本实施例之多値快速记忆器之读出顺序之流程图。第九图系用以表示本实施例之多値快速记忆器之读出动作波形之时序流程图。第十图系用以表示本实施例之多値快速记忆器全体构成之方块图。第十一图系用以表示具有多値记忆固有之二进制数据与四进制数据两转换机能之控制器之实施例系统构成例之方块图。第十二图系用以表示使用于本实施例之快速记忆器之记忆单元之构造及写入时之电压状态之模式图。第十三图系用以表示使用于本实施例之快速记忆器之记忆单元之消除时之电压状态之模式图。第十四图系用以表示使用于本实施例之快速记忆器之记忆单元之读出的之电压状态之模式图。第十五图系用以表示内部电源产生电路,与将所产生之电压选择出来供给字语驱动电路等之交换电路之说明图。第十六图系用以表示字语驱动电路之构成例之电路图。第十七图系用以表示本实施例之多値快速记忆器之更新方法之说明图。第十八图系用以表示本实施例之多値快速记忆器之更新顺序之流程图。第十九图系用以表示执行更新时之动作波形之时序流程图。第二十图系用以表示本实施例之读出闩锁电路之构成例之电路图。第二一图系用以表示读出闩锁电路之作用,在数据反转开始时之电路状态图。第二二图系用以表示读出闩锁电路之作用,在数据反转完毕时之电路状态图。第二三图系用以表示读出闩锁电路之作用,在校验时之电路状态图。 |
