| 主权项 |
1.一种半导体装置,其与外部时钟讯号同步运作,并有装置可保持从外部单元而来的讯号输入,且包括保持期间控制讯号产生电路,以产生保持期间控制讯号,以最佳控制输入讯号保持期间,不受外部时钟讯号的脉波宽度影响。2.一种半导体装置,其与外部时钟讯号同步运作,并有装置可保持从内部单元而来的讯号输入,且包括保持期间控制讯号产生电路,以产生保持期间控制讯号,以最佳控制输入讯号保持期间,不受外部时钟讯号的脉波宽度影响。3.如申请专利范围第1项所述之半导体装置,其中,该保持期间控制讯号是取外部时钟讯号及从该外部时钟讯号的前缘产生的单击脉波讯号的逻辑和所得的讯号。4.如申请专利范围第2项所述之半导体装置,其中,该保持期间控制讯号是取外部时钟讯号及从该外部时钟讯号的前缘产生的单击脉波讯号的逻辑和所得的讯号。5.如申请专利范围第1项所述之半导体装置,其中,该保持期间控制讯号是从该外部时钟讯号的前缘产生的单击脉波讯号。6.如申请专利范围第2项所述之半导体装置,其中,该保持期间控制讯号是从该外部时钟讯号的前缘产生的单击脉波讯号。7.如申请专利范围第1项所述之半导体装置,其中,该保持期间控制讯号是从相位锁定回路(phase-locked loop,PLL)产生的讯号。8.如申请专利范围第1项所述之半导体装置,其中,该保持期间控制讯号是从延迟锁定回路(delay-locked loop,DLL)产生的讯号。9.如申请专利范围第1项所述之半导体装置,其中,该保持期间可藉由程式电路或保险电路予以选择。10.如申请专利范围第1项所述之半导体装置,其中,该保持期间控制讯号产生电路至少包括延迟电路做为其元件,该延迟电路有ECL的电流切换器。11.如申请专利范围第1项所述之半导体装置,其中,该保持期间控制讯号产生电路至少包括延迟电路做为其元件,该延迟电路有被固定电流驱动的闸电路。12.一种半导体装置,其与外部时钟讯号同步运作,并有装置可保持从外部单元而来的讯号输入,可保持从外部单元而来的讯号输入的装置包括双级保持装置,其包括主闸及从属闸,且该从属闸的控制时程至少比该主闸的控制时程早作业循环时间的10%发生。13.如申请专利范围第12项所述之半导体装置,其还包括:(A)延迟锁定回路,其接收外部时钟讯号,并输出该从闸的控制时程;及(B)延迟电路,其居中连接该锁延迟回路及该主闸,该延迟电路提供被选择的延迟量,以致该主闸的控制时程集中在一期间,在此期间中,来自外部单元的讯号输入为有效的。14.一种同步随机存取记忆体(SRAM)装置,其能以加速的方式捕捉外部讯号,并能保持该外部讯号一段够长的时间,以用该外部讯号正确实施读/写程序,该SRAM包括:(A)第一端子,以接收该外部讯号;(B)闸装置,以捕捉该外部讯号;(C)第二端子,以接收有工作循环的的时钟讯号;以及(D)可修改该时钟讯号并提供被修改的时钟讯号给该闸装置的装置;其中被修改的时钟讯号控制该闸装置,以致该闸装置保持该外部讯号一段预定的时间,不受时钟讯号的工作循环影响。15.如申请专利范围第14项所述之同步随机存取记忆体装置,其中,该外部讯号是地址讯号。16.如申请专利范围第14项所述之同步随机存取记忆体装置,其中,该能修改该时钟讯号的装置包括脉波产生电路。17.如申请专利范围第14项所述之同步随机存取记忆体装置,其中,该能修改该时钟讯号的装置包括相位锁定回路。18.如申请专利范围第14项所述之同步随机存取记忆体装置,其中,该能修改该时钟讯号的装置包括延迟锁定回路。19.如申请专利范围第14项所述之同步随机存取记忆体装置,其中,该能修改该时钟讯号的装置包括同步镜延迟器。20.一种电路,其包括:(A)闸,其接收输入讯号(a1);及(B)脉波产生电路,其接收时钟讯号(clk)并输出被修改的时钟讯号(clk')到该闸;其中,该闸保持该输入讯号一段预定的时间,此预定的时间由被经修正的时钟讯号(clk')决定,不受该时钟讯号(clk)的脉波宽度影响。21.一种与同步随机存取记忆体装置合用的电路,其包括:(A)闸,其接收输入讯号(a1);及(B)脉波产生电路,其接收时钟讯号(clk)并输出被修改的时钟讯号(clk')到该闸;其中,该闸保持该输入讯号一段预定的时间,此预定的时间由被修改的时钟讯号(clk')决定,且仅回应该时钟讯号(clk)的上升缘。22.如申请专利范围第21项所述之电路,其中,该输入讯号是被延迟的地址讯号。23.如申请专利范围第21项所述之电路,其中,该预定的期间对应为用该输入讯号正确实施读/写作业所需的时间。24.一种与同步随机存取记忆体装置合用的电路,其包括:(A)闸,其接收输入讯号(a1);及(B)锁相回路,其接收时钟讯号(clk)并输出被修改的时钟讯号(clk')到该闸;其中,该闸保持该输入讯号一段时间,此时间由被修改的时钟讯号(clk')决定,且仅回应该时钟讯号(clk)的上升缘。25.如申请专利范围第24项所述之电路,其中,该输入讯号是被延迟的地址讯号。26.如申请专利范围第24项所述之电路,其中,该预定的期间对应为用该输入讯号正确实施读/写作业所需的时间。27.一种与同步随机存取记忆体设备合用的电路,其包括:(A)闸,其接收输入讯号(a1);及(B)锁延迟回路,其接收时钟讯号(clk)并输出被修改的时钟讯号(clk')到该闸;其中,该闸保持该输入讯号一段时间,此时间由被修改的时钟讯号(clk')决定,且仅回应该时钟讯号(clk)的上升缘。28.如申请专利范围第27项所述之电路,其中,该输入讯号是被延迟的地址讯号。29.如申请专利范围第27项所述之电路,其中,该预定的期间对应为用该输入讯号正确实施读/写作业所需的时间。30.一种使用如申请专利范围第1项的半导体装置的电脑。31.一种使用如申请专利范围第12项的半导体装置的电脑。32.一种使用如申请专利范围第14项的同步随机存取记忆体的电脑。33.一种使用如申请专利范围第20项的用于同步随机存取记忆体的电路的电脑。图式简单说明:第一图(a)及第一(b)分别是显示本发明的讯号捕捉装置的方块图及时序图;第二图呈现正常写作业(write operation)所需的解码器输入讯号;第三图呈现正常读取作业所需的解码器输入讯号;第四图呈现本发明的讯号捕捉装置的实施例;第五图呈现能控制在延迟时刻间的分散的反相器;第六图(a)及第六图(b)呈现一种用PLL及相关的时程程式的讯号输入/输出控制电路;第七图(a)及第七图(b)呈现一种用DLL及相关的时程程式的讯号输入/输出控制电路;第八图呈现应用在ECL时钟讯号的实施例;第九图呈现一包括ECL电流切换器的延迟电路;第十图(a)及第十图(b)分别呈现能藉由连接写入脉波而控制闩锁期间的实施例的方块图及时程图;第十一图是一个使用本发明的SRAM的方块图;第十二图是一个包括处理器及SRAM的系统的方块图;第十三图是一个包括处理器及DRAM晶片的系统的方块图;第十四图(a)及第十四图(b)分别是一使用习知的记录器控制系统的输出控制电路的方块图及时程图;第十五图(a)及第十五图(b)分别是一使用习用的闸控制系统的输出电路的方块图及时程图;第十六图是一被当做本发明的闩锁期间控制讯号产生电路的脉波产生电路的实施例的方块图;第十七图是一能产生闸控制脉波的脉波同步化及切换装置的电路图;第十八图是被当作在脉波产生电路里的延迟电路的固定电流偏流切换装置;第十九图(a)及第十九图(b)是一种用包括主闸及副闸的记录器的实施例的方块图及时程图;第二十图是本发明的输出闸控制装置的实施例的方块图;第二十一图(a)及第二十一图(b)分别是本发明的输出闸控制装置的实施例的方块图及时程图;第二十二图(a)及第二十二图(b)分别是一包括同步镜延迟以做为脉波产生电路的输入/输出电路的方块图及时程图;第二十三图(a)及第二十三图(b)分别是同步镜延迟的方块图及时程图。 |
