| 主权项 |
1.一种半导体记忆装置,具有多个组群可以互相独立的分别被驱动成活性状态和非活性状态,和分别含有被排列成行列状之多个记忆单元,其特征是具备有:多个记忆单元选择装置,被设置成对应到上述多个组群之各个,在活性化时分别用来对与其对应之组群之记忆单元进行选择动作;和控制装置,在回应动作模态指示信号和记忆单元选择指示时.用来使上述多个记亿单元选择装置中之被设置成对应到2个以上之指定数目之组群之记忆单元选择装置同时进行活性化。2.如申请专利范围第l项之半导体记忆装置,其中上述之2个以上之指定数目之组群包含上述多个组群之全部。3.如申请专利范围第l项之半导体记忆装置,其中上述之记忆单元选择指示用来指示选择记忆单元之资料读出;和具备有输出装置,在回应上述之动作模态指示信号和上述之记忆单元选择指示时,利用上述之记忆单元选择装置从上述之指定数目之组群中,选择和读出记忆单元之资料,对其进行压缩和输出。4.如申请专利范围第l项之半导体记忆装置,其中上述之记忆单元选择指示用来指示记忆单元之列之选择;和上述之控制装置在回应上述之动作模态指定信号和上述之记忆单元选择指示及特殊模态指示时,用来控制上述之记忆单元选择装置,藉以同时选择上述定数目之组群之各个之多个字线。5.如申请专利范围第l项之半导体记忆装置,其中上述之多个组群之各个包含有:(i)多个阵列块,具有被排列成行列状之多个记忆单元;(ii)多个局部资料线,分别被设置成对应到上述之多个阵列块,用来进行与对应之阵列块之资料之授受;(iii)全局资料线,设置成被上述之多个阵列块共用,选择性的与上述多个局部资料线进行电连接;和具备有分割装置,在回应上述之动作模态指定信号时,用来将上述之多个局部资料线之各个分割成多个副资料线。6.如申请专利范围第5项之半导体记忆装置,其中上述之记亿单元选择指示包含有用以选择上述多个阵列块之行之指示;上述之记亿单元选择装置包含有依照被施加之位址用以选择对应之行之选择装置;和上述之控制装置包含在回答上述之动作模态指定信号时,用来使上述之行选择装置选择对应到上述副资料线之各个之行之装置。7.如申请专利范围第1项之半导体记忆装置,其中更具备有共同资料线,设置成被上述多个组群共用;和上述之控制装置具备有切离装置,在回应上述之动作模态指示信号时,用来切离上述之多个组群和上述之共同资料线。8.如申请专利范围第5项之半导体记忆装置,其中更具备有:多个预放大器装置,被设置成对应到上述之多个组群之全局资料线,在活性化时用来对与其对应之全局资料线上之资料进行放大;和多个内部读取资料线,被设置成对应到上述之多个组群之各个,用来传达对应之组群之预放大器装置之输出资料;上述之控制装置具备有切离装置,在回应上述之动作模态指示信号时,用来切离上述之预放大器装置和对应之内部读取资料线。9.如申请专利范围第3项之半导体记忆装置,其中上述之记忆单元选择装置之各个包含有读出装置用来从对应之组群中同时读出多个记忆单元之资料;上述之压缩装置包含有多个压缩电路,被设置成对应到上述之各个组群,在活性化时用来对从对应之组群中读出之多个记忆单元资料进行压缩和输出;和上述之多个压缩电路之各个之输出并行的输出到互不相同之梢端子。10.如申请专利范围第3项之半导体记忆装置,其中上述之压缩装置包含有:多个内部资料线,被设置成对应到上述之多个组群之各个;和资料线,用来与上述之多个内部资料线进行接线耦合藉以传达压缩资料。11.如申请专利范围第5项之半导体记忆装置,其中上述之控制装置包含有分离装置,在回应上述之动作模态指示信号时,用来使上述之多个局部资料线和上述之全局资料线进行分离。12.如申请专利范围第5项之半导体记忆装置,其中上述之多个组群之各个包含有:(i)多个阵列块,具有被排列成行列状之多个记忆单元;(ii)多个局部资料线,分别被设置成对应到上述之阵列块之各个,用来进行与对应之阵列块之资料之授受;(iii)全局资料线,设置成被上述之多个阵列块共用,选择性的与上述多个局部资料线进行电连接;和具备有分离装置,在回应上述之动作模态指示信号时,用来使上述之多个局部资料线和上述之全局资料线进行分离。13.如申请专利范围第5项之半导体记忆装置,其中上述之控制装置在回应上述之动作模态指示信号时用来控制上述之记忆单元选择装置,藉以在上述多个组群之各个同时选择多个列。14.如申请专利范围第1项之半导体记忆装置,其中上述之记忆单元选择指示用来指示选择上述之指定数目之各个组群之多个记忆单元;和更具备有:多个内部读出资料线,被设置成对应到各个组群,用来传达从对应之组群之选择记忆单元读出之资料;多个资料线,设置成被上述之多个组群共用;和闸装置,被设置在上述之多个内部资料线之各个,依照上述之动作模态指示信号,用来使上述指定数目之组群之内部资料线连接到对应之共同资料线。图式简单说明:第一图概略的表示用以实现本发明之半导体记忆装置之全体之构造。第二图A表示第一图所示之时钟输入缓冲器之构造,第二图B表示其动作波形。第三图概略的表示第一图所示之控制信号输入缓冲器之构造。第四图A表示第三图所示之动态闩锁之构造,第四图B表示其动作之信号波形图。第五图表示第一图所示之模态设定电路之构造。第六图概略的表示第一图所示之组群选择信号产生电路之构造。第七图概略的表示第六图所示之组群位址解码器之构造。第八图概略的表示第六图所示之列系组群选择信号产生电路之构造。图九图概略的表示第六图所示之预充电信号产生电路之构造。第十图概略的表示第六图所示之行系选择信号产生电路之构造。第十一图概略的表示列系控制电路和记忆器阵列之构造。第十二图是信号波形图,用来表示第十一图所示之控制电路之动作。第十三图用来说明扰动复置测试。第十四图A表示通常动作模态时之字线选择状态,第十四图B表示扰动复置动作时之字线选择状态。第十五图是时序图,表示用以扰动复置之外部控制信号之状态。第十六图概略的表示依照本发明所实现之半导体记忆装置之行系电路之构造。第十七图概略的表示依照本发明所实现之半导体记忆装置之资料读出部之构造。第十八图是时序图,用来表示第十六图和第十七图所示之半导体记忆装置之读取扰动测试时之动作。第十九图用来说明读取扰动测试。第二十图概略的表示用以使第十七图所示之预放大器活性化之电路之构造。第二十一图概略的表示依照本发明构成之半导体记忆装置之记忆器阵列之另一构造。第二十二图概略的表示第二十一图所示之副阵列选择信号产生部之构造。第二十三图概略的表示第二十一图所示之记忆器阵列之列系控制驱动电路之构造。第二十四图表示第二十一图所示之记忆器阵列之读取扰动测试时之内部资料滙流排之连接态样。第二十五图概略的表示用以实现第二十四图所示之行选择态样之构造。第二十六图概略的表示依照本发明构成之半导体记忆装置之资料读出部之构造。第二十七图概略的表示第二十六图所示之压缩电路之构造之一实例。第二十八图概略的表示用以产生第二十六图所示之组群活性化信号之部份之构造。第二十九图是时序图,用来表示第二十八图所示之电路之动作。第三十图是时序图,用来表示依照本发明构成之半导体记忆装置之资料之写入/读出动作。第三十一图表示压缩电路之另一构造。第三十二图概略的表示第二十六图所示之半导体记忆装置之资料读出部之另一构造。第三十三图概略的表示对第三十二图之读出资料滙流排连接之具体构造。第三十四图表示用以说明本发明之另一适用例之画面构造。第三十五图概略的表示本发明之另一适用例之记忆器之组群构造。第三十六图用来说明该第三十五图所示之半导体记忆装置之处理内容。第三十七图是时序图,用来说明实行第三十六图所示之处理时之动作程序。第三十八图概略的表示本发明之更另一实施形态之组群选择信号产生部之构造。第三十九图是时序图,用来表示习知之同步型半导体记忆装置之资料读出时之动作。第四十图是时序图,用来表示习知之同步型半导体记亿装置之资料写入时之动作。第四十一图概略的表示习知之同步型半导体记忆装置之全体之构造。第四十二图是时序图,用来表示第四十一图所示之同步型半导体记忆装置之资料读出时之动作。第四十三图是时序图,用来表示第四十一图所示之同步型半导体记忆装置之资料写入时之动作。第四十四图用来说明习知之同步型半导体记忆装置之问题。第四十五图用来表示习知之同步型半导体记忆装置之全组群预充电命令。 |
