| 主权项 |
1.一种包括具有在记忆体晶胞选择用MISFET上部配置由散热片构造之储存电极,及经由介电质膜形成于储存电极上之屏极所构成之资讯储存用电容量元件之储存栈构造之记忆体晶胞之DRAM之半导体积体电路装置,其特征为:在记忆体阵列周围之领域内设置构造与记忆体晶胞之资讯储存用电容量元件之构造相同之模拟电容量元件。2.如申请专利范围第1项之装置,其中模拟电容量元件系不使用于储存资讯之元件。3.如申请专利范围第1项之装置,其中模拟电容量元件连接于设在半导体基板之活性领域内之半导体领域。4.如申请专利范围第3项之装置,其中资讯储存用电容量元件及模拟电容量元件系设在两者共用之阱领域内,而在该阱领域上施加一定电压。5.如申请专利范围第1项之装置,其中构成模拟电容量元件之散热片之一部分埋入设在散热片下部之绝缘膜上之开孔内部。6.如申请专利范围第1项之装置,其中模拟电容量元件系设在连接于记忆体晶胞之记忆体晶胞选择用MISFET之字线与形成在字线上层之分流用字线之连接部。7.如申请专利范围第6项之装置,其中将记忆体阵列上与连接部上之连接于记忆体晶胞选择用MISFET之字线之配线密度形成为相等。8.一种包括具有在记忆体晶胞选择用MISFET上部配置由散热片构造之储存电极及经由介电质膜形成于储存电极上之屏极所构成之资讯储存用电容量元件之储存栈构造之记忆体晶胞之DRAM之半导体积体电路装置,其特征为:沿着形成有DRAM之半导体晶粒之主面最外周部配置构造与记忆体晶胞之资讯储存用电容量元件之构造相同之元件。9.如申请专利范围第8项之装置,其中该元件通过形成于上层绝缘膜之连接孔连接于上层配线。10.一种在半导体基板之主面具有许多记忆体晶胞配置成行列状之第1领域,及邻接于第1领域而且形成有模拟电容量元件之第2领域,该记忆体晶胞系由串联之MISFET及资讯储存用电容量元件所构成之半导体积体电路装置之制造方法,其特征为包括:(a)在形成资讯储存用电容量元件及模拟电容量元件后,在各元件上层形成第1层配线之过程;(b)在半导体基板上披覆涂敷膜后,对涂敷膜实施背部蚀刻而去除第1层配线上之涂敷膜之过程;及(c)在包括涂敷膜之层间绝缘膜上形成连接孔后,于层间绝缘膜上形成第2层配线,将第2层配线通过连接孔连接于第1层配线之过程。11.一种在半导体基板主面上具有许多记忆体晶胞配置成行列状之第1领域,及邻接于第1领域之第2领域,记忆体晶胞系由串联之MISFET及第1电容量元件所构成之半导体积体电路装置之制造方法,其特征为包括:(a)在第1领域内,于半导体基板主面上经由第1绝缘膜形成MISFET之闸极,在半导体基板之主面上,闸极两端形成做为MISFET之源极与吸极之第1与第2半导体领域之过程;(b)在第2领域内,于半导体基板之主面上形成第3半导体领域之过程;(c)在第1领域内形成连接于第1半导体领域而且延伸至闸极上之电容量元件之第1电极,位于第1电极上之介电质膜,及位于介电质膜上之电容量元件之第2电极之过程;(d)在第2领域内形成连接于第3半导体领域而且位于半导体基板上之第3电极,及位于第3电极上之第4电极之过程;(e)在第2及第4电极上形成第2绝缘膜,在第2绝缘膜上形成第3绝缘膜之过程;(f)蚀刻第3绝缘膜,使第2绝缘露出于第4电极上部之过程;(g)在第3绝缘膜及从第3绝缘膜露出之第2绝缘膜上形成第4绝缘膜之过程;(h)在第4电极上,于第2及第4绝缘膜形成开口之过程。12.如申请专利范围第11项之方法,其中第2,第4绝缘膜系由无机材料制成,而第3绝缘膜系由有机材料制成。13.如申请专利范围第11项之方法,其中在(d)过程与(e)过程之间之包括在第2领域内,于第2电极上形成包覆电容量元件之第1电极之第1导体层之过程,形成于第2及第4绝缘膜之开口使第1导体层之一部分露出。14.如申请专利范围第13项之方法,其中在(h)过程之后又包括在开口内及第4绝缘膜上形成第2导体层之过程。15.一种在半导体基板主面上具有许多记忆体晶胞配置成行列状之第1领域,及邻接于第1领域之第2领域,记忆体晶胞系由串联之MISFET及第1电容量元件所构成之半导体积体电路装置之制造方法,其特征为包括:(a)在第1领域内,于半导体基板之主面上经由第1绝缘膜形成MISFET之闸极,在半导体基板之主面上,闸极两端形成做为MISHET之源极与吸极之第1与第2半导体领域之过程;(b)在第2领域内,于半导体基板之主面上形成第3半导体领域之过程;(c)在第1及第2领域内,于半导体基板之主面上形成第2绝缘膜之过程;(d)在第2绝缘膜上形成材质与第2绝缘膜之材质不同之第3绝缘膜之过程;(e)在第2,第3绝缘膜上形成使第1半导体领域露出之开口,及使第3半导体领域露出之第2开口之过程;(f)在第3绝缘膜上及第1,第2开口内形成第1导电层之过程;(g)蚀刻第1导电体及第3绝缘膜以便形成包覆第1半导体领域之一定之第一图型,及包覆第3半导体领域之一定图型之过程;及(h)去除具有第1及第二图型之第3绝缘膜之过程。图式简单说明:第一图为形成本发明一实施例之DRAM之半导体晶粒之外观之平面图。第二图为第一图所示半导体晶粒之一部分放大平面图;第三图为本发明实施例之DRAM之字线分流部WS与设在其两侧之记忆体阵列MA之导电层图型之平面图;第四图为本发明实施例之DRAM之字线分流部WS与设在其两侧之记忆体阵列MA之导电层图型之平面图;第五图为本发明一实施例之DRAM之半导体基板之要部断面图;第六图为本发明一实施例之DRAM之半导体基板之要部断面图;第七图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第八图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第九图为本发明一实施例之DRAM之活性领域之图型之平面图;第十图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第十一图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第十二图为本发明一实施例之DRAM之字线(闸极)之图型之平面图;第十三图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第十四图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第十五图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第十六图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第十七图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第十八图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第十九图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十一图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十二图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十三图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十四图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十五图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十六图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十七图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十八图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第二十九图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十一图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十二图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十三图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十四图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十五图为本发明一实施例之DRAM之资料线,屏极供电用配线及垫片之图型之平面图;第三十六图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十七图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十八图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第三十九图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第四十图为习用之DRAM之制造方法之半导体基板之要部断面图;第四十一图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第四十二图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第四十三图为习用之DRAM之制造方法之半导体基板之要部断面图;第四十四图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第四十五图为本发明一实施例之DRAM之制造方法之半导体基板之要部断面图;第四十六图为习用之DRAM之制造方法之半导体基板之要部断面图;第四十七图为本发明其他实施例之DRAM之半导体基板之要部断面图。 |
