| 主权项 |
1.一种执行扫瞄测试之方法,包括:由一目标电路载入响应资料至一扫瞄路径;以及因此,沿着扫瞄路径扫瞄响应资料,且然后由扫瞄路径施加响应资料至另一目标电路的输入。2.一种电子电路,包括:将要评估的目标电路;一第一扫瞄胞元耦合至该目标电路的第一节点;一第二扫瞄胞元耦合至该目标电路的第二节点并具一扫瞄输入;该第二节点电气的与该第一节点隔离;以及该第二扫瞄胞元将另一输入连接至该第一扫瞄胞元。3.如申请专利范围第2项所述之电路,其中该第二扫瞄胞元为边界扫瞄胞元。4.一种将第一及第二扫瞄胞元分别耦合至一目标电路上电气隔离的第一及第二节点之方法,包括:将一信号由第二扫瞄胞元传送至第一扫瞄胞元的一个输入而非第一扫瞄胞元的扫瞄输入;以及在第一扫瞄胞元接收信号。5.一种执行扫瞄测试的方法,包括:在一扫瞄路径提供一测试激励样式;其后,施加测试激励样式至一第一目标电路并截取由第一目标电路所产生对所施加测试激励样式的一响应至扫瞄路径中;其后,进一步在扫瞄路径中扫瞄测试激励样式及测试响应样式,且然后施加测试激励样式及测试响应样式作为对一第二目标电路的测试激励。6.一种测试目标电路的方法,包括:在目标电路及一记忆体间传送一序列的测试样式;以及传送此序列的测试样式至与记忆体分隔的一记号分析器。7.一种电子电路,包括:将执行评估的一目标电路;一记忆体;耦合于该目标电路及该记忆体间的一信号路径以在其间传送测试样式;与该记忆体分隔的记号电路并耦合至该记忆体以接收该测试样式。8.一种电子电路,包括:将执行评估的一目标电路;一扫瞄胞元包括一连接至该目标电路的资料输入,及一输入可连接至该扫瞄输入的记忆体且具有一输出;以及该扫瞄胞元包括一资料压缩电路其第一输入连接至该资料输入及第二输入连接至该记忆体输出,且该资料压缩电路包括一可连接至该记忆盘输入的输出。9.如申请专利范围第8项所述之电路,其中该资料输入可连接至该记忆体输入。10.如申请专利范围第8项所述之电路,包括一输出连接至该目标电路的一扫瞄胞元,该扫瞄胞元具有第一及第二输入,并也具有一信号路径连接该输出至该第二输入。11.一种使用扫瞄胞元来评估目标电路的方法,包括:在扫瞄胞元的一输入处由目标电路接收一输出信号;以及由扫瞄胞元的扫瞄输出压缩输出信号。12.一种使用扫瞄路径测试目标电路的方法,包括:依据预定的测试方法,使用扫瞄路径完全的测试目标电路之第一部分,包括依据预定的测试方法,从测试控制器扫瞄至扫瞄路径完全的测试目标电路之第一部分所需要最少的位元数;以及依据预定的测试方法,使用扫瞄路径完全的测试目标电路的第二部分,包括依据预定的测试方法,至少尽早的于完成测试目标电路的第一部分时完成测试目标电路的第二部分。13.一种用于扫瞄测试目标电路产生测试激励样式的方法,包括:当扫瞄测试目标电路时,使用目标电路产生测试激励样式于其自己之扫瞄测试中,以及:经由一扫瞄路径扫瞄由目标电路产生之测试激励样式。14.一种扫瞄路径的操作方法,在其中具有一截取-移位扫瞄胞元及一截取-移位-更新扫瞄胞元二者,包括:透明的表现截取-漂移-更新扫瞄胞元的更新记忆体;以及其后,同时对一共同控制信号的响应由两种扫瞄胞元输出希望的激励资料至目标电路。15.如申请专利范围第14项所述之方法,其中该控制信号为一移位信号。16.一种扫瞄路径结构,包括:多个串联连接的扫瞄胞元分别耦合至将要评估的一个目标电路的多个节点;配置一个第一该扫瞄胞元在扫瞄输入接收该扫瞄路径结构外部产生的资料;以及一个切换开关选择性的连接该第一扫瞄胞元的该扫瞄输入直接至一第二该扫瞄胞元的一扫瞄输入。17.一种扫瞄路径的操作方法,此扫瞄路径包括多个串联连接的扫瞄胞元分别耦合至将要评估的一个目标电路的多个节点,一个第一该扫瞄胞元将一扫瞄输入配置接收该扫瞄路径结构外部产生的资料,包括:操作一切换开关将第一扫瞄胞元的扫瞄输入与外部产生的资料隔绝,并将第一扫瞄胞元的扫瞄输入直接连接至一第二该扫瞄胞元;以及经由切换开关从第二该扫瞄胞元扫瞄资料至第一扫瞄胞元。18.一种可测试度的逻辑电路设计方法,包括:当以目前的设计输入至逻辑电路来识别一逻辑信号,造成逻辑电路产生一未定义的输出;以及其后,改变逻辑电路使得当输入至改变的逻辑电路时,识别的逻辑信号造成改变的逻辑电路产生一预定的逻辑输出,它可用作一测试输入来测试另一逻辑电路。19.一种扫瞄路径的操作方法,包括:对第一扫瞄时间周期数的响应,扫瞄一第一测试激励至扫瞄路径中一个预定的位置;以及对不同于第一扫瞄时间周期数的第二扫瞄时间周期数的响应,扫瞄一第二测试激励至扫瞄路径中一个预定的位置。20.一种使用扫瞄路径具预定的扫瞄长度以测试目标电路的方法,包括:在扫瞄路径及目标电路间传送平行资料;当完成该传送步骤时,仅施加一第一扫瞄时间脉波数至扫瞄路径;当完成该施加步骤时,在扫瞄路径及目标电路间传送平行资料;当完成该上述最后传送步骤时,仅施加不同于第一扫瞄时间脉波数的一第二扫瞄时间脉波数至扫瞄路径;以及当完成该上述最后施加步骤时,在扫瞄路径及目标电路间传送平行资料。21.一种使用扫瞄路径来测试目标电路的方法,包括:由扫瞄路径外部来源的一第一测试激励扫瞄至扫瞄路径;以及其后,由扫瞄路径施加第一测试激励至目标电路的第一部分,而同时由扫瞄路径施加与外部来源无关的第二测试激励至目标电路的第二部分。图式简单说明:第一图-第六图说明传统扫瞄测试之方法。第七图及第八图概念的说明依据本发明之扫瞄测试方法。第九图-第十一图说明传统扫瞄路径结构。第十二图及第十三图说明依据本发明之资料加成扫瞄胞元之结构及使用。第十四图说明依据本发明之一扫瞄路径结构。第十五图较为详细说明第十四图之一般资料保存扫瞄胞元。第十六图说明依据本发明之一边界扫瞄胞元将其资料输出连接至另一边界扫瞄胞元的截取输入。第十七图说明依据本发明使用之资料加成边界扫瞄胞元。第十八图说明依据本发明使用之资料保存边界扫瞄胞元。第十九图更为详细的说明第十六图-第十八图使用之资料截取边界扫瞄胞元。第二十图更为详细的说明第十八图使用之资料保存边界扫瞄胞元。第二十一图更为详细的说明第十七图使用之资料加成边界扫瞄胞元。第二十一图A更为详细的说明第十六图-第二十一图所示之一般边界扫瞄胞元。第二十二图-第二十九图说明如何使用依据本发明的扫瞄测试方法,来测试铸造于晶圆至系统各种等级上的电路。第三十图说明依据本发明使用记号分析电路来执行一扫瞄测试方法。第三十一图说明依据本发明使用资料保存边界扫瞄胞元及资料加成边界扫瞄胞元来扫瞄测试一目标电路。第三十二图说明依据本发明的能力执行闭路扫瞄测试。 |
