| 主权项 |
1.一种微处理器积体电路之布局方法,包含下列各步骤:在该微处理器积体电路的一中央区域内配置一处理器单元;将一环绕该中央区域之边缘区域指定为快取记忆体阵列区域;将一个预定数目的快取记忆体次阵列置于该边缘区域,因而可有效率地产生可变大小的快取记忆体阵列。2.根据申请专利范围第1项之方法,又包含下列步骤:修改该等快取记忆体次阵列,使每一快取记忆体次阵列都包含一个固定一部分的总快取记忆体字组。3.根据申请专利范围第2项之方法,又包含下列步骤:修改该处理器单元,以便包含一微处理器核心。4.一种具有可变大小的模组化快取记忆体阵列之微处理器积体电路,包含:一中央区域,有一处理器单元配置于该中央区域内;一个环绕该中央区域之边缘区域,该边缘区域被指定为一快取记忆体阵列区域;以及配置在该边缘区域中的预定数目之快取记忆体次阵列,因而该等快取记忆体次阵列包含一个可变大小的模组化快取记忆体阵列。5.根据申请专利范围第4项之微处理器积体电路,其中该处理器单元包含一微处理器核心。6.根据申请专利范围第5项之微处理器积体电路,其中该等快取记忆体次阵列之每一次阵列都包含一个固定一部分的总快取记忆体字组。图式简单说明:第一图示出一习用技术直线格状配置之次阵列。第二图示出一习用技术的微处理器大体布局。第三图示出一微处理器的第一大体布局,该微处理器包含一快取记忆体,该快取记忆体具有若干位于一微处理器核心的周围之次阵列。第四图示出一微处理器的第二大体布局,该微处理器包含一快取记忆体,该快取记忆体具有若干位于第三图所示同一微处理器核心的周围之次阵列。 |
