| 主权项 |
1.一种积体电路中铜金属之阻障层的制作方法,包括下列步骤:(a)提供一表面已形成有一介电层的基板;(b)于所述介电层中形成一个或数个沟槽(tench);(c)利用物理气相沉积法(Physical Vapor Deposition;PVD)形成一第一阻障层(barrierlayer);(d)利用化学气相沉积法(Chemical Vapor Deposition;CVD)形成一第二阻障层;(e)沉积一铜金属成核层(nucleation layer);(f)沉积一铜金属层以填满所述沟槽;(g)移除所述介电层上之所述铜金属层、所述铜金属成核层、所述第一阻障层及所述第二阻障层。2.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第一阻障层系利用离子化金属电浆(Ionized Metal Plasma;IMP)溅镀形成。3.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第一阻障层系为一钽金属(Ta)层。4.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第一阻障层系为一氮化钽(TaN)层。5.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第一阻障层于所述介电层上方之厚度系介于100至400之间。6.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第二阻障层系为一氮化钽(TaN)层。7.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第二阻障层系为一氮化钛(TiN)层。8.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第二阻障层系为一氮化钨(WNx)层。9.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第二阻障层系为一氮矽化钽(TaSiN)层。10.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第二阻障层系为一氮矽化钛(TiSiN)层。11.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第二阻障层系为一氮矽化钨(WSiN)层。12.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第二阻障层系为金属之四元化合物(ternary compound)。13.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述第二阻障层于所述介电层上方之厚度系介于50至200之间。14.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述铜金属成核层系利用化学气相沉积法(CVD)形成。15.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述铜金属成核层系利用离子化金属电浆(Ionized Metal Plasma;IMP)溅镀形成。16.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述铜金属成核层于所述介电层上方之厚度系介于1000至2500之间。17.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述铜金属层系利用电化学沉积法(Electro-Chemical Deposition;ECD)形成。18.如申请专利范围第1项所述积体电路中铜金属之阻障层的制作方法,其中所述(g)步骤之移除所述介电层上之所述铜金属层、所述铜金属成核层、所述第一阻障层及所述第二阻障层系采用化学机械研磨法(CMP)。图式简单说明:第一图为习知技艺于铜金属成核层与矽基板接面间形成单一阻障层之剖面示意图。第二图为本发明实施例中于基板上形成沟槽之剖面示意图。第三图为本发明实施例中依序形成PVD/CVD复层阻障层结构之剖面示意图。第四图为本发明实施例中于阻障层上依序形成一铜金属成核层及铜金属层之剖面示意图。第五图为本发明实施例中经化学机械研磨之平坦化处理后之剖面示意图。 |
