| 主权项 |
1.一种具有MIS突波保护器的RC积体化半导体电路包括:一电阻,其第一端连接于输入端;一电容,其第一端作为输出端,连接于该电阻的第二端,其第二端接地;及一个或数个MIS并联所形成的突波保护器,此突波保护器并联于该电容,用于保护该电容,其特征在于:此电路系采用半导体技术制成,系在半导体基板上分别形成:一电阻区域;一电容区域,包含介质层及上/下电极区域;一MIS构造,包含阻绝层、半导体层与金属导电区域,提供突波保护;一输入/输出电极连接区;及该电阻区域、该电容区域与该MIS构造之间的配线。2.如申请专利范围第1项之具有MIS突波保护器的RC积体化半导体电路,系由以下步骤制成:形成一基板;被覆一绝缘薄膜于该基板的整个表面上,藉由光刻和选择性蚀刻,形成一绝缘属于该基板表面上之对应电阻及输入/输出电极的区域,用以避免该电阻及该输入/输出电极连接区域与上述基板导通;形成一介质层于整个表面上且覆盖上述绝缘层,用以作为该电容之介质材料;藉由光刻和选择性蚀刻,形成该MIS区域;被覆一薄的阻绝层于整个表面上且覆盖于上述介质层之上,用以作为该MIS构造之阻绝薄膜;被覆一电阻层于整个表面上且覆盖于上述阻绝层之上,用以形成电阻层;被覆一隔离层于整个表面上且覆盖上述电阻层之上,以防止此电阻层和第一导电层相互作用;被覆第一导电层于整个表面上且覆盖上述隔离层之上;藉由光刻和选择性蚀刻在上述隔离层与上述导电层共同形成该电阻之二个电极、该MIS构造之金属层、该电容之上电极板及输入/输出电极连接区且形成该电阻、该电容及该MIS构造之间所需之配线;藉由光刻和选择性蚀刻,在上述电阻层中形成该电阻;形成第二导电层于上述基板之整个下表面,作为该电容的下电极层。3.如申请专利范围第2项之具有MIS突波保护器的RC积体化半导体电路,其中系采用溅镀、蒸镀、CVD或热氧化的方法之任一依序地形成上述绝缘层、介质层、阻绝层。4.如申请专利范围第3项之具有MIS突波保护器的RC积体化半导体电路,其中系采用溅镀、蒸镀或CVD的方法之任一依序地形成上述电阻层、隔离层、第一导电层及第二导电层。5.如申请专利范围第4项之具有MIS突波保护器的RC积体化半导体电路,其中该MIS构造中之阻绝层所采用的材料为Ta2O5.ZnO或SiO2。6.如申请专利范围第4项之具有MIS突波保护器之RC积体化半导体电路,其中上述电阻层由TaN、TaAl、NiCr或CrSi等电阻材料构成。7.如申请专利范围第4项之具有MIS突波保护器的RC积体化半导体电路,其中上述基板为具有高掺杂浓度的N型矽晶片。8.如申请专利范围第4项之具有MIS突波保护器的RC积体化半导体电路,其中上述基板为具有高掺杂浓度的P型矽晶片。图式简单说明:第一图表示习知之具有肖特基二极体之RC电路;第二图为第一图电路所对应之半导体装置之纵剖面图;第三图为本发明之制程流程图;第四图(a)表示依照本发明以MIS突波保护器来保护电容之RC电路的较佳实施例;第四图(b)为应用第四图(a)的电路之一实际电路;第五图为第四图(b)之电路所对应的半导体装置的横剖面图;第六图为沿着第五图之AA线之纵剖面图。 |
