| 主权项 |
1.一种半导体积体电路装置,系具备:内部电路,响应外部输入信号,产生内部信号;以及,输出缓冲器(9),响应前述内部信号,产生外部输出信号;此外,前述输出缓冲器(9)系包含:第1N通道MOS电晶体(NT1),连接于电源结点(Vcc)与输出结点(OUT)之间,在前述内部信号处于第1状态时导通,在前述内部信号处于第2状态时断开;以及,第2通道MOS电晶体(NT2),连接于前述输出结点(OUT)与接地结点(GND)之间,与前述第1N通道MOS电晶体(NT1)互补导通/断开;以及控制装置,在前述内部信号处于第1状态时,接地电压供至前述第2N通道MOS电晶体(NT2)之闸极,在前述内部信号处于第2状态时,电源电压(Vcc)供至前述第2N通道MOS电晶体(NT2)之闸极,其次供给高于电源电压(Vcc)之电压(Vpp)。2.如申请专利范围第1项之半导体积体电路装置,其中前述控制装置系包含:第1驱动电路(22),在前述内部信号处于第1状态时,将接地电压(GND)供至前述第2N通道MOS电晶体(NT2)之闸极,在前述内部信号处于第2状态时,将电源电压(Vcc)供至前述第2N通道MOS电晶体(NT2)之闸极;以及,延迟电路(24),延迟前述内部信号;以及,第2驱动电路,在前述延迟电路(24)所延迟之内部信号处于第1状态时,将接地电压(GND)供至前述第2N通道MOS电晶体(NT2)之闸极,在前述延迟电路(24)所延迟之内部信号处于第2状态时,将高于电源电压(Vcc)之电压(Vpp)供至前述第2N通道MOS电晶体(NT2)之闸极。3.如申请专利范围第2项之半导体积体电路装置,其中前述第1驱动电路(22)系包含:第1P通道MOS电晶体(PT21),连接于电源结点(Vcc)与接地结点(GND)之间;以及,第1N通道MOS电晶体(NT21),连接于前述第1P通道MOS电晶体(PT21)与接地结点(GND)之间,响应前述内部信号导通/断开;以及,第2P通道MOS电晶体(PT22),与前述第1P通道MOS电晶体(PT21)串联连接于电源结点(Vcc)与接地结点(GND)之间,于闸极接受前述第1P通道MOS电晶体(PT21)与前述第1N通道MOS电晶体(NT21)之互接结点之电压;以及,第2N通道MOS电晶体(NT22),连接于前述第2P通道MOS电晶体(PT22)与接地结点(GND)之间,与前述第1N通道MOS电晶体(NT21)互补导通/断开;以及,第3P通道MOS电晶体(PT23),与前述第1及第2P通道MOS电晶体(PT21,PT22)串联连接于电源结点(Vcc)与接地结点(GND)之间,于闸极接受前述第2P通道MOS电晶体(PT22)与前述第2N通道MOS电晶体(NT22)之互接结点(N3)之电压;以及第3N通道MOS电晶体(NT23),连接于前述第3P通道MOS电晶体(PT23)与接地结点(GND)之间,于闸极接受前述第2P通道MOS电晶体(PT22)与前述第2N通道MOS电晶体(NT22)之互接结点(N3)之电压;此外,前述第2驱动电路(23)包含:第4P通道MOS电晶体(PT31),连接于升压至高于电源电压(Vcc)之电压(Vpp)之升压结点(Vpp)与接地结点之间;以及,第4N通道MOS电晶体(NT31),连接于前述第4P通道MOS电晶体(PT31)与接地结点(GND)之间,响应前述延迟电路(24)所延迟之内部信号予以导通/断开;以及,第5P通道MOS电晶体(PT32),与前述第4P通道MOS电晶体(PT31)串联连接于前述升压结点(Vpp)与接地结点(GND)之间,于闸极接受前述第4P通道MOS电晶体(PT31)与前述第4N通道MOS电晶体(NT31)之互接结点之电压;以及,第5N通道MOS电晶体(NT32),连接于前述第5P通道MOS电晶体(PT32)与接地结点(GND)之间,与前述第4N通道MOS电晶体(NT31)互补导通/断开;以及,第6P通道MOS电晶体(PT33),与前述第4及第5P通道MOS电晶体(PT31,PT32)串联连接于前述升压结点(Vpp)与接地结点(GND)之间,于闸极接受前述第5P通道MOS电晶体(PT32)与前述第5N通道MOS电晶体(NT32)之互接结点(N4)之电压;以及第6N通道MOS电晶体(NT33),连接于前述第6P通道MOS电晶体(PT33)与接地结点(GND)之间,于闸极接受前述第5P通道MOS电晶体(PT32)与前述第5N通道MOS电晶体(NT32)之互接结点(N4)之电压。4.如申请专利范围第1项之半导积体电路装置,其中前述半导体积体电路设备系进一步更具备有栓锁外部输入信号(CAD)之栓锁电路(IV43,IV44)以及产生允许前述栓锁电路(IV43,IV44)栓锁之模式设定信号(/MSET)之模式设定信号发生电路;并且,前述控制装置系包含:第1驱动电路(22),在前述栓锁电路(IV43,IV44)之输出处于第1状态时停止,在前述栓锁电路(IV43,IV44)之输出处于第2状态时作动,在前述内部信号于第1状态时,将接地电压(GND)供至前述第2N通道MOS电晶体(NT2)之闸极,在前述内部信号处于第2状态时,将电源电压(Vcc)供至前述第2N通道MOS电晶体(NT2)之闸极;以及,延迟电路,在前述栓锁电路(IV43,IV44)之输出处于第1状态时停止,在前述栓锁电路(IV43,IV44)之输出处于第2状态时作动而延迟前述内部信号;以及第2驱动电路(23),在前述栓锁电路(IV43,IV44)之输出处于第1状态时接受前述内部信号,在前述内部信号处于第1状态时将接地电压(GND)供至前述第2N通道MOS电晶体(NT2)之闸极,在前述内部信号处于第2状态时将高于电源电压(Vcc)之电压(Vpp)供至前述第2N通道MOS电晶体(NT2),在前述栓锁电路(IV43,IV44)之输出处于第2状态时接受前述延迟电路(24)所延迟之内部信号,在前述延迟电路(24)所延迟之内部信号处于第1状态时将接地电压(GND)供至前述第2N通道MOS电晶体(NT2)之闸极,在前述延迟电路(24)所延迟之内部信号处于第2状时,将高于电源电压(Vcc)之电压(Vpp)供至前述第2N通道MOS电晶体(NT2)之闸极。5.如申请专利范围第1项之半导体积体电路装置,其中前述半导体积体电路装置系进一步更具备有连接于电源端子(31)或接地端子(32)之衰减器(PAD);并且,前述控制装置系包含:第1驱动电路(22),于前述衰减器(PAD)之电压为电源电压(Vcc)与接地电压(GND)之一方时停止,于前述衰减器之电压为电源电压(Vcc)与接地电压(GND)之另一时作动,在前述内部信号处于第1状态时,将接地电压供至前述第2N通道MOS电晶体(NT2)之闸极,在前述内部信号处于第2状态时,将电源电压(Vcc)供至前述第2N通道MOS电晶体(NT2)之闸极;以及,延迟电路(24),于前述衰减器(PAD)之电压为电源电压(Vcc)与接地电压(GND)之一方时停止,于前述衰减器(PAD)之电压为电源电压(Vcc)与接地电压(GND)之另一方时作动以延迟前述内部信号;以及第2驱动电路(23),于前述衰减器(PAD)之电压为电源电压(Vcc)与接地电压(GND)之一方时接受前述内部信号,于前述内部信号处于第1状态时,将接地电压供至前述第2N通道MOS电晶体(NT2)之闸极,于前述内部信号处于第2状态时,将高于电源电压(Vcc)之电压(Vpp)供至前述第2N通道MOS电晶体(NT2)之闸极,于前述衰减器(PAD)之电压为电源电压(Vcc)与接地电压(GND)另一方时,接受延迟电路(24)所延迟之内部信号,于前述延迟电路(24)所延迟之内部信号处于第1状态时,将接地电压(GND)供至前述第2N通道MOS电晶体(NT2)之闸极,于前述延迟电路(24)所延迟之内部信号处于第2状态时,将高于电源电压(Vcc)之电压(Vpp)供至前述第2N通道MOS电晶体(NT2)之闸极。图式简单说明:第一图系显示本发明实施形态1之DRAM全体构成之方块图。第二图系显示第一图所示输出缓冲器全体构成之方块图。第三图a-第三图g系用来说明第二图所示输出缓冲器动作之时序图。第四图系显示本发明实施形态2之输出缓冲器全体构成之方块图。第五图a-第五图f系用来说明第四图所示输出缓冲器之动作之时序图。第六图a-第六图c系用来说明第四图所示输出缓冲器之动作之时序图。第七图a-第七图e系用来说明第四图所示输出缓冲器之动作之时序图。第八图系用来说明本发明实施形态3全体构成之方块图。第九图系显示习知输出缓冲器全体构成之方块图。 |
