| 摘要 |
一种记忆体元件之内置自行测试电路。为了提供全速度测试，BIST电路之操作速度必须能配合测试记忆体之速度。传统上,一个有限状态机器系用于针对一组预定义的测试演绎所产生的测试序列。如果单纯使用这个有限状态机器,则会遇见效能表现的瓶颈。为了中断此瓶颈,吾人提出基于预测逻辑的高速技术。藉由使用一个预测逻辑,在时序临界路径中的某种特定讯号,可以在一个时脉周期之前计算得之。利用配置正反器于这些讯号中,以打断这些临界路径,因而缩短了时脉周期时间。吾人的合成结果指出所提出的技术可缩减达30%的时脉周期时间,且导出一个使用0.35μmCMOS胞程式库的400MHz设计。 |
| 主权项 |
1.一种一记忆体元件之内置自行测试电路,包括:一模式产生器,更包括:一有限状态机器,用以产生一测试模式的一指令部份与一数据部份;一位址产生器,用以产生该测试模式之一位址部份;一预测逻辑,用以根据前一个时脉周期的一位址,预测在前一个时脉周期之后的一时脉周期的位址;一输出缓冲器,用以作为该内置自行测试电路与该记忆体元件之间的一缓冲器;一延迟缓冲器,用以延迟一预期记忆体反应;以及一比较器,用以比较该记忆体元件之一输出反应与由该延迟缓冲器提供之该预期记忆体反应,藉以决定该记忆体元件之功能运作是否正常。2.如申请专利范围第1项所述之一记忆体元件之内置自行测试电路,其中该记忆体元件包括一静态随机存取记忆体。3.如申请专利范围第1项所述之一记忆体元件之内置自行测试电路,其中该测试模式系根据由该记忆体元件定义之一记忆体指令序列所产生。4.如申请专利范围第1项所述之一记忆体元件之内置自行测试电路,其中暂存器系嵌于该有限状态机器、该位址产生器、和该预测逻辑之间。5.一种模式产生器,用于一记忆体元件之内置自行测试电路,该模式产生器包括:一有限状态机器,用以产生一测试模式的一指令部份与一数据部份;一位址产生器,用以产生该测试模式之一位址部份;以及一预测逻辑,用以根据前一个时脉周期的一位址,预测在前一个时脉周期之后的一时脉周期的位址。6.如申请专利范围第5项所述之模式产生器,更包括:一位址指令暂存器,配置于该有限状态机器中;一延迟位址暂存器,配置于该位址产生器与该预测逻辑之间;以及一原位址产生器,配置于该预测逻辑与该有限状态机器之间。图式简单说明:第一图绘示用以测试记忆体元件,一种内置自行测试电路的方块图;第二图(a)至第二图(c)系绘示根据本发明内置自行测试电路中,模式产生器的演进示意图;其中第二图(a)系为一单纯模式产生器;第二图(b)系为再定时之后的模式产生器;以及第二图(c)系为一种高速模式产生器;第三图绘示一种预测逻辑之跨步运算的状态变化图;以及第四图绘示一种预测逻辑之暂存器传送级。 |
