| 主权项 |
1.一种在包括复数个行分段与装设于每个行分段并指定一对应行分段的一条常态行线之常态解码器的半导体记忆体装置中之行冗余电路,其系包括:一条分段在每一行分段的局部资料滙流排线;以及一装设于每一行分段的熔丝盒,其接收行位址及相反的分段选择位址,并驱动装设在每一行分段的备用行线,其中,当复数个行分段中被选到的行分段为缺陷时,所选到的行分段的常态行线与另一被装设于对应被选到的行分段之行分段的备用行线被同时致能,且备用行线藉由另一行分段的熔丝盒的修复信号而加以驱动。2.一种在包括复数个行分段、一装设于每一对应的行分段并指定一对应的分段的一条常态行线之常态行解码器以及一装设于每一对应的行分段之输入/输出感测放大器驱动器的半导体记忆体装置中之行冗余电路,其系包含:一条局部资料滙流排线,其连接至每一输入/输出感测放大器驱动器,并被分段在每个分段之上;以及一装设在每个行分段的熔丝盒,其系从外部接收一行位址及一相反的行分段选择位址,当选到的行分段为缺陷时,致能一缺陷分段的输入/输出感测放大器驱动器,且当选到的行分段为缺陷时,使相反之行分段的输入/输出感测器放大器失效。图式简单说明:第一图绘出用来解释传统半导体元件之行致能运作的方块图;第二图A绘出当第一图为正常态时,在行致能运作中所使用的信号波形;第二图B绘出当第一图为修复态时,在行致能运作中所使用的信号波形;第三图绘出根据本发明较佳实施例之行冗余电路;第四图A绘出当第三图为正常态时,在行致态运作中所使用的信号波形,第四图B绘出当第三图为修复态时,在行致能运作中所使用的信号波形;第五图绘出根据本发明较佳实施例之行冗余电路的细部方块图;以及第六图绘出第五图中冗余电路之各部份的时序图。 |
