半导体储存装置

摘要

依一实施例(100)中,一种半导体储存装置可以包含一种时序规格(tRWL),它是外部信号(/WE)的第一转换和外部信号(/RAS)的第二转换之间的时间,此一时序规格的测试可以不需要外部信号(/RAS)的第二转换。当列位址选通脉冲信号(/RAS)被启动(转换成L)时,内部/RAS信号(i/RAS)被启动(转换成L),字元线(WL)也被启动(转换成 H),写入致能信号(/WE)再之后也被启动,而启动了写入功能。在一段预定的延迟之后,i/RAS信号重设(回到H),因此,字元线(WL)停止启动,而结束了写入功能。/RAS信号接着也停止启动(回到H)。在此,tRWL可以藉由一段预定的延迟来量测到,而非依存于外部/RAS信号的L-to-H的转换。

主权项

1.一种半导体储存装置,可以接收外部信号,该半导体储存装置系在一第一外部信号转换和该第一外部信号转换之后的第二外部信号转换两者间有一时序间隔,该时序间隔具有一预定的操作数値,于一正常模式,该半导体储存装置依该时序间隔启动至少一内部信号,该半导体储存装置包含:测试时间控制装置,用以减少测试时间,该测试时间控制装置:从该第一外部信号转换产生测试信号脉冲,该测试信号脉冲比该预定的操作数値要小;且依该测试信号脉冲产生一内部信号转换,使得该内部信号的转换非依存于该第二外部信号转换。2.如申请专利范围第1项之半导体储存装置,其中:该第一外部信号转换是写入致能信号的转换,该写入致能信号可以允许资料写入记忆单元;该第二外部信号是列位址选通脉冲信号的转换,该列位址选通脉冲信号的转换可以启动该半导体储存装置;且该测试时间控制装置由该写入致能信号的转换产生该测试信号脉冲。3.如申请专利范围第1项之半导体储存装置,其中:该第一外部信号转换是该列位址选通脉冲信号的第一转换,该第二外部信号转换是该列位址选通脉冲信号的第二转换;且该测试时间控制装置从该列位址选通脉冲信号的第一转换产生该测试信号脉冲。4.如申请专利范围第1项之半导体储存装置,其中:该内部信号是该内部列位址选通脉冲信号,该内部列位址选通脉冲信号可于一测试模式和一非测试模式中提供到该内部电路。5.如申请专利范围第4项之半导体储存装置,其中:该测试时间控制装置可以藉着将该列位址选通脉冲信号和延迟及反相的该列位址选通脉冲信号作逻辑AND闸形式的连接而产生该测试信号脉冲。6.如申请专利范围第4项之半导体储存装置,其中:该测试时间控制装置可以藉着将反相的该列位址选通脉冲信号和延迟的该写入致能信号作逻辑AND闸形式的连接而产生该测试信号脉冲。7.如申请专利范围第2项之半导体储存装置,其中:该测试时间控制装置可以藉着将该测试模式信号和延迟的该写入致能信号作逻辑AND闸形式的连接而产生和模式依存信号,该模式依存信号进一步和该列位址选通脉冲信号作逻辑AND闸形式的连接而产生该测试信号脉冲。8.如申请专利范围第7项之半导体储存装置,其中:该内部信号是该内部列位址选通脉冲信号;且该测试时间控制装置产生内部列位址选通脉冲信号的转换,该内部列位址选通脉冲信号的转换使得该内部列位址选通脉冲信号的内部时序间隔小于该测试模式中所预定的数値。9.如申请专利范围第2项之半导体储存装置,其中:该测试时间控制装置包含:一个SR正反器电路,该SR正反器电路有一个设定端输入,多个重设端输出以及一个资料输出,该设定端输入连接到该列位址选通脉冲信号,该重设端输入连接到该写入致能信号和延迟的该写入致能信号;一个第一电路,该第一电路将延迟的该写入致能信号和该测试模式信号作逻辑AND形式连接以产生该测试时序信号;以及一个第二电路,该第二电路将该SR正反器电路的资料输出和该测试时序信号连接以产生该内部信号。10.如申请专利范围第2项之半导体储存装置,其中:该测试时间控制装置包含:一个在该正常操作模式下接收信号的正常信号路径,和一个在该测试模式下接收信号测试信号路径测试信号,以及电晶体,其大小系设成使满足于测试信号路径的延迟等于或小于正常信号路径的延迟。11.如申请专利范围第1项之半导体储存装置,其中:该测试信号脉冲的工作时间是可变的。12.一种半导体装置,可接收该第一外部信号转换和该第二外部信号转换,该半导体装置包含:一种内部信号线,在正常模式操作下被随着该第一外部信号转换而驱动为第一逻辑位准,被该第二外部信号转换驱动为第二逻辑位准;以及一种测试电路,在该第一外部信号转换一段预定时间后将该内部信号线驱动为第二逻辑位准。13.如申请专利范围第12项之半导体装置,其中:该第一外部信号转换是该列位址选通脉冲信号的第一转换,该列位址选通脉冲信号的第一转换可以启动预充电功能;该第二外部信号是该列位址选通脉冲信号第二转换,该列位址选通脉冲信号第二转换可以在正常模式操作下终止该预充电功能;且该预充电功能亦可由被驱动到该第二逻辑位准的该内部信号线所终止。14.如申请专利范围第12项之半导体装置,其中:该第一外部信号转换是该写入致能信号转换,该写入致能信号可以启动写入功能;该第二外部信号转换是该列位址选通脉冲信号的转换,该列位址选通脉冲信号可以终止该写入功能;且该写入功能亦可由被驱动到该第二逻辑位准的该内部信号线所终止。15.如申请专利范围第14项之半导体装置,其中:该测试电路可以在当该第二外部信号转换发生在该第一外部信号转换后一预定延迟到达之前,进一步地把该内部信号线维持在该第一逻辑位准。16.一种半导体装置的测试电路,该半导体装置包含介于一第一外部信号转换和一第二外部信号转换之间的时间量之一时序规格,该测试电路包含:一个内部信号节点,可以在该第一外部信号转换发生时将其驱动为第一数値,而在该第二外部信号转换发生时将其驱动为第二数値;一个第一信号节点,可以接收该第一外部信号转换;一个第二信号节点,可以接收该第二外部信号转换;一个信号延迟元件,连接到该第一信号节点,以及一个内部信号逻辑闸,其一输入端连接到该信号延迟元件,另一输入端连接到该第二信号节点,输出端连接到该内部信号节点。17.如申请专利范围第16项之测试电路,其中:该第一外部信号转换和该第二外部信号转换是同一个外部信号的不同转换;且该第一信号节点是耦接至该第二信号节点。18.如申请专利范围第16项之测试电路,更包含:一种模式逻辑闸,可以将延迟元件耦接到该内部信号逻辑闸,该模式逻辑闸具有:一输入端,耦接到该信号延迟元件;另一输入端,耦接到测试模式信号;及一输出端,耦接到该内部信号逻辑闸。19.如申请专利范围第18项之测试电路,更包含:一个SR正反器(SR FF),将该第二信号节点耦接到该内部信号逻辑闸,该SR正反器包含:一设定输入端,耦接到该第二信号节点;一第一重设输入端,耦接到该第一信号节点;一第二重设输入端,耦接到一正反器延迟元件;及一资料输出端,耦接到该内部信号逻辑闸。20.如申请专利范围第19项之测试电路,其中:该信号延迟元件亦可如正反器延迟元件般动作。图式简单说明:第一图是第一实施例的电路图。第二图是第一实施例操作时的波形图。第三图是第二实施例的电路图。第四图是第二实施例操作时的波形图。第五图是第三实施例的电路图。第六图是第三实施例操作时的波形图。第七图是第四实施例的电路图。第八图是第四实施例操作在正常模式时的波形图。第九图是第四实施例操作在测试模式时的波形图。第十图是一个DRAM习用的时序规格之时序图。